Se requiere modelos un circuito que produzca la secuencia de nmeros primos comprendidos entre el 0 y el 63. Para su implementacin seescogi el modelo de un contador que genera la secuencia modelado como una mquina de estados..Se escogieron 18 estados para la mquina , cada uno representando uno de los 18 nmeros primos que se encuentran en el intervalo.Como entradas al circuito se asignaron la senal de reloj , cuyo flanco positivo producir la transicin de un estado el siguiente; un Reset que en valor igual a uno forzar al circuito. permanecer en el primer estado y un rentable para el reloj.Las salidas son determinadas por cada uno de los bits de l representacin binaria de cd nmero primo, siendo estas salidas a,b,c,d,e,f correspondiendo desde el bit ms significativo hasta el menos significativo de cada primo.

Modelo Caja Negra

Diagrama de estados

En el diagrama: Cada nodo verde representa un estado; los recuadros incoloros muestran las salidas correpondiente a cada estado donde, por ejemplo, 000010 es equivalente a las salidas a=0,b=0,c=0,d=0,e=1,f=0.Los arcos representan las transiciones comunes para todos los estados. Es decir para pasar de un estado al siguiente se debe cumplir Reset=0 y CLK_enable=1; por ejemplo la transcicion de S7 A S8; para permanecer en el estado CLK_enable=0 y Reset=0 y finalmente para regresar a S1 desde cualquier estado Reset=1. Ademas todas las trancisiones de estado se producen si hay flanco positivo de reloj.

ESTADO PRESENTE (EP)ENTRADASSALIDASESTADO SIGUIENTE (ES)

RESETCLK_enableabcdef

X1X000010S1

X00EP(a)EP(b)EP(c)EP(d)EP(e)EP(f)EP

S101000010S2

S201000011S3

S301000101S4

S401000111S5

S501001011S6

S601001101S7

S701010001S8

S801010011S9

S901010111S10

S1001011101S11

S1101011111S12

S1201100101S13

S1301101001S14

S1401101011S15

S1501101111S16

S1601110101S17

S1701111001S18

S1801111101S1

ESPECIFICACION VHDLDeclaracion del registro de estado, donde se determinan el numero de estados y las condiciones bajo las cuales habra transcisione de estado en el circuito.

Se asignan las salidas del circuito de acuerdo al estado presente y se define el estado siguiente para cada estado.

Modelo Caja Gris

SIMULACIONESNmeros entre 0 y 7. Estados del 1 al 4

Nmeros entre 8 y 31.Estados del 5 al 11

Nmeros entre el 32 y 47.Estados del 12 al 15

Nmeros del 48 al 63. Estados del 15 al 18.

Delay: 1.476ns (Levels of Logic = 0)ANALISIS Y CONCLUCIONESDe acuerdo a la herramienta XILINX ISE, la especificacin VHDL modela 18 Flip-Flops, cada uno de los cuales corresponde a un estado de la FSM secuencia de nmeros primos del 1 al 63. Sin embargo en el modelo de Registro de estado a pesar de contar con 18 registros la parte combinacional del circuito es nula, convirtindose este en uno completamente secuencial y por lo tanto se obtiene un circuito cuyo tiempo de respuesta es el ms rpido.Por otra parte la forma de obtener las salidas deseadas, se basa nicamente en las entradas del circuito, sin obedecer a lgicas adicionales, hacindose el desempeo de la FSM mucho ms eficiente y simplificado.