problemas de ingenieria de computadores i- por jmlocke

242 PROBLEMAS DE INGENIERA DE COMPUTADORES I

Entre dichas instrucciones, que admiten 6 tipos de direccionamiento (directo, indirecto, indexado con X, indirecto indexado, inmediato y relativo al contador de programa), se encuentra SUB (restar un operando del acumulador).

a) Proponer un formato de microinstruccin vertical.

b) Sera posible proponer un formato de microinstruccin horizontal para el formato de instruccin propuesto en la Figura 6.29?

c) Codificar el trozo de microprograma que interpreta una instruccin de resta.

Solucin

a) Se va a proponer un nico formato para todas las microinstrucciones que permita expresar la activacin de todos los puntos de control que se desea poder activar sumultneamente. Se va a dividir el formato en los siguientes campos, cada uno de ellos dedicado al control de un recurso de la arquitectura propuesta:

Campo 1: Se dedica al control del bus A. Se puede codificar nicamente con 3 bits. As, 000 indica la no activacin (poner O en el bus A), 001 la lectura del registro de direccin de memoria (MAR), O 1 O la lectura del registro de instruccin (IR) , 101 la lectura del registro de datos de memoria (MBR) y 111 la lectura del registro auxiliar IXl.

Campo 2: Est dedicado al control del bus B. Se necesitan 3 bits para codificarlo. En este caso, 000 indica la no activacin (poner O en el bus B), 001 la lectura del registro contador de programa (PC), O 1 O la lectura del registro acumulador (A C), 101 la lectura del registro IX y 111 la lectura del puntero de pila (SP).

Campo 3: Se dedica al control del bus C. Se necesitan 4 bits para poder realizar la carga de los diferentes registros conectados al bus C. Una posible codificacin es la siguiente: 0000 indica la no activacin, 0001 carga MAR, 0010 carga IR, 0011 carga MBR, O 100 carga IXl, O 1 O 1 carga pe, O 11 O carga A e, O 111 carga IX, 1000 carga SP, 1001 carga simultneamente SP y MAR , 1010 carga simultneamente ep y MAR.

Campo 4: Este campo se utiliza para controlar las operaciones de la ALU. Se necesitan en total 3 bits. En la Tabla 6.23 se muestra la codificacin de las distintas operaciones aritmticas y lgicas que se pueden realizar. En dicha tabla A y B denotan los operandos de entrada a la ALU y ein el acarreo.

Codificacin Operacin

000 A + B+ Cin 001 A - B - Cin 0\0 AANDB

011 A ORB

\00 NOTA

\0\ NOTB

Tabla 6.23: Operaciones de laALU

DISEO DEL PROCESADOR 243

Campo 5: Es un campo de 1 bit para el control del acarreo (Cin) .

Campo 6: Es un campo de 1 bit que controla la carga del registro indicador de la ALU

Campo 7: Se dedica al control de la memoria. Son necesarios 2 bits, 00 es el cdigo de no operacin, O 1 el de lectura de memoria y 10 el de escritura en memoria.

Campo 8: Es un campo de 1 bit y controla el tipo de secuenciamiento (si hay hay bifurcacin o no).

Campo 9: Es un campo de 4 bits. El primer bit indica el tipo de bifurcacin (condicional o incondicional) y los 3 bits restantes seleccionan la condicin (puesto que el enunciado indica que hay 8 posibles seales de condicin).

Campo 10: Es un campo de 10 bits que seala la direccin o valor de la microinstruccin. Obsrvese que, por ejemplo, en el caso de direccionamiento directo este campo contendra la direccin de memoria, pero si el direccionamiento es inmediato, este campo contendra un valor.

En la Figura 6.30 se muestra el formato de microinstruccin vertical propuesto. Obsrvese que se precisa de un nivel de decodificacin de los diferentes campos. Esto aade complejidad al hardware y hace que la ejecucin de las microinstrucciones resulte ms lenta que si se hubiese empleado un formato de microinstruccin horizontal.

10

Direccin o valor

Figura 6.30: Formato de microinstruccin vertical

b) En el formato horizontal de microinstrucciones, cada seal de control tiene un subcampo independiente de 1 bit que indica el correspondiente valor de la seal de control. Estas seales son:

2 seales de control, una de lectura y otra de carga, sobre cada uno de los registros. En total son 16, puesto que hay 8 registros en la arquitectura propuesta.

3 seales de control que indican la no activacin de los buses A, B y C.

6 bits para el control de la operacin realizada en la ALU

1 bit para el control del acarreo C in-

1 bit para controlar la carga del registro indicador de la ALU

3 bits para controlar el acceso a memoria (no operacin, lectura o escritura).

10 bits para controlar las bifurcaciones: 1 bit para indicar si hay bifurcacin o no, 1 bit para el tipo de bifurcacin (condicional o incondicional) y 8 bits para seleccionar la condicin.

Obsrverse que, a falta de determinar el nmero de bits necesarios para la direccin del dato o el valor del dato, segn se trate de un tipo de direccionamiento u otro, el nmero total de seales de control especificadas es de: 16 + 3 + 6 + 1 + 1 + 3+ 10 = 40 bits. Este nmero es mayor que los 32 bits de los que se dispone en el formato de microinstruccin propuesto en el enunciado, por lo tanto no es posible utilizar dicho formato.


c) Los diferentes tipos de direccionamiento que hay que utilizar son los siguientes:

SUB #dato

SUBdir

SUB (dir)

SUB dir, X

SUB (dir),X

SUB dir, X

Direccionamiento inmediato

Direccionamiento directo

Direccionamiento indirecto

Direccionamiento indexado

Direccionamiento indirecto indexado

Direccionamiento relativo

A continuacin se describe la codificacin de las distintas fases de ejecucin de la instruccin.

Fase 1: Fase de bsqueda (lectura) de la instruccin: En esta fase se realiza la bsqueda en memoria de la intruccin cuya direccin guarda el PC y se almacena en el IR. El contenido del PC se incrementa de manera que almacena la direccin de la siguiente instruccin. En la Tabla 6.24 se muestran las distintas microoperaciones correspondientes a esta fase.

Microoperacin Significado

MAR~PC Copia PC en MAR

MBR~M[MARl Lee la instruccin en MBR

PC~PC+ l Incrementa PC

IR~MBR Mueve la instruccin a IR

Tabla 6.24: Fase de bsqueda de la instruccin

Obsrvese que cada microoperacin implica el movimiento de algn dato desde o hacia alguno de los cuatro registros (MAR, PC, MBR e IR) . Si estos movimientos no interfieren unos con otros, pueden tener lugar dentro de un mismo paso o ciclo de reloj, lo que acelera la ejecucin de la fase de bsqueda. Por ejemplo, las microoperaciones segunda y tercera representan dos acciones (lectura de una palabra de memoria y sumar 1 al PC) que no interfieren entre s y que se pueden realizar simultneamente en un mismo paso.

Fase 2: Fase de decodificacin. En esta fase la Unidad de Control analiza el campo cdigo de operacin de la instruccin y determina qu acciones hay que realizar para su correcta ejecucin.

Fase 3: Fase de bsqueda de operandos. En esta fase, segn el tipo de direccionamiento, se obtienen los operandos de los registros internos de la CPU, de la memoria o directamente de la propia instruccin. En la Tabla 6.25 se muestran los pasos que contituyen esta fase.


MAR~IR Transferencia del campo direccion de la instruccin a MAR

(*) Obtener el dato en MBR

Tabla 6.25: Fase de bsqueda de operandos

El significado del (*) de la Tabla 6.25, dependiendo del tipo de direccionamiento utilizado, es el que se muestra en la Tabla 6.26.

DISEO DEL PROCESADOR 245

Direccionamiento Microoperaciones

Inmediato MBR(-MAR

Directo MBR (- M [MAR]

MBR (- M [MAR ] Indirecto MAR(-MBR

MBR (- M [MAR ]

Indexado MAR (- MAR + IX MBR (- M[MAR]

MBR (- M[MAR] Indirecto indexado MAR (- MBR + IX

MBR (- M[MAR]

Relativo MAR (- MAR + CP

MBR (- M[MAR]

Tabla 6.26: Obtencin de un dato en la fase de busqueda segn el tipo de direccionamiento

Fase 4: Fase de ejecucin de la instruccin. En esta fase se realiza la operacin indicada por la instruccin y si sta lo precisa se almacena el resultado donde se requiera, en registros internos de la CPU o en memoria. En el caso de la operacin de resta, esta fase simplemente implica la siguiente accin:

AC~AC-MBR

PROBLEMA 6.19

Para la Unidad de Procesamiento descrita en el Problema 6.18 codificar el trozo de microprograma que interpreta la instruccin PEA , que introduce en la pila la direccin efectiva.

Solucin

En este caso la instruccin que se tiene que codificar es "salvar en la pila la direccin efectiva", utilizando los diferentes tipos de direccionamiento propuestos. Estos son:

PEA #dato

PEA dir

PEA (dir)

PEA dir, X

PEA (dir),X

PEA dir,X

No tiene sentido

Direccionamiento directo

Direccionamiento indirecto

Direccionamiento indexado

Direccionamiento indirecto indexado

Direccionamiento relativo

A continuacin se describe la codificacin de las distintas fases de la ejecucin de la instruccin.

Fase 1: Fase de bsqueda (lectura) de la instruccin. Coincide con la fase de bsqueda comentada en el


Problema 6.18. En la Tabla 6.27 se muestran las distintas microoperaciones de esta fase.


MAR~PC Copia PC en MAR

MBR ~ M[MAR] Lee la instruccin en MBR

PC~PC + 1 Incrementa PC

lR~MBR Mueve la instruccin a IR

Tabla 6.27: Fase de bsqueda de la instruccin

Fase 2: Fase de decodificacin. En esta fase la Unidad de Control analiza el campo cdigo de operacin de la instruccin y determina qu acciones hay que realizar para su correcta ejecucin.

Fase 3: Fase de bsqueda de operandos. En esta fase, segn el tipo de direccionamiento, se obtienen los operandos de los registros internos de la CPU, de la memoria o directamente de la propia instruccin. En la Tabla 6.28 se muestran los pasos que contituyen esta fase.


MAR~IR Transferencia del campo direccion de la instruccin a MAR

(*) Obtener direccin en MBR

Tabla 6.28: Fase de bsqueda de operandos

El significado del (*) de la tabla anterior, dependiendo del tipo de direccionamiento utilizado, es el que se muestra en la Tabla 6.29 .

Direccionamiento Microoperaciones

Directo MBR

Apndice A

PROCESADOR SIMPLE1

En este apndice se exponen las caractersticas estructurales de SIMPLE]!, un procesador ficticio extraordinariamente simplificado cuya nica finalidad es mostrar paso a paso su diseo con lgica cableada. Las instrucciones de SIMPLE] ocupan una sola palabra de doce bits dividida en dos campos: el cdigo de operacin (cdigo _ op) y la direccin del operando. El formato de instrucciones es el representado en la Figura A.l. En la parte superior se han numerado los bits de la palabra: la direccin del operando ocupa los bits O a 8 y el cdigo _op est en los bits 9, 10 y 11.

11 lO 9 8 7 6 5 4 3 2 O

direccin

Figura A.l: Formato de instruccin de SIMPLE]

El flujo de informacin dentro de SIMPLE] se realiza por medio de un nico bus de 12 bits. Este bus transmite tanto datos (12 bits) como direcciones (9 bits). Cuando transmite una direccin, los tres bits ms significativos los rellena con ceros. Una parte importante de cualquier procesador son sus registros de trabajo. SIMPLE] tiene los siguientes registros:

Registro contador de programa (PC). Este registro tiene una longitud de 9 bits.

Registro de instruccin (IR). Este registro tiene una longitud de 12 bits.

Registro de direccin de memoria (MAR). El contenido de MAR especifica la prxima direccin de memoria de donde se va a leer o donde se va a escribir. Este registro tiene una longitud de 9 bits.

Registro de datos de memoria (MBR). Este registro contiene el dato a escribir en la memoria o recibe el dato ledo de la memoria. Este registro tiene una longitud de 12 bits.

Dos registros de trabajo A y B. Estos dos registros tienen una longitud de 12 bits.

La unidad aritmtico-lgica (ALU) de SIMPLE] tiene dos entradas, que son operandos de doce bits, y una salida que es un resultado de doce bits. Las operaciones posibles son solamente dos: suma y resta.

La memoria que se conecta a SIMPLE] tiene una capacidad de 512 palabras de 12 bits cada una. La

l. El diseo del procesador SIMPLE] se explica con todo detalle en el libro de texto "Ingeniera de Computadores 1" de Dormido et. al., editorial Sanz y Torres


lectura de un dato se realiza colocando la direccin del dato a leer en el registro de direcciones de memoria (MAR) y activando la seal R de lectura; el dato ledo se almacena en el registro de datos de memoria (MBR) . Por otro lado, para la escritura de un dato en la memoria se necesita colocar el dato en el registro MBR, la direccin donde se va a almacenar en MAR y activar la seal W de escritura.

A-1 REPERTORIO DE INSTRUCCIONES

El repertorio de SIMPLE] consta de siete instrucciones, identificadas por un cdigo de operacin de tres bits. En la Tabla A.I se muestran estas instrucciones, cdigo binario, su significado y un cdigo simblico nemotcnico para identificarlas de forma ms sencilla. Cuatro de las instrucciones (LDA, STA, BR Y BRN) hacen referencia a memoria (las dos primeras, a la direccin de un operando, las otras dos, a la direccin de la instruccin que la CPU debe ejecutar a continuacin), y tres no (ADD, SUB Y MAB).

Nemotcnico Cdigo binario Instruccin Accin

LDA x LDA = 001 Carga directa A +- M[x]

STA x STA = 010 Almacenamiento directo M[x] +- A

ADD ADD =011 Suma B aA A+-A + B

SUB SUB = 100 Resta B de A A+-A-B

MAB MAB = 101 Mueve A aB B+-A

BR x BR = 110 Salto incondicional a x PC+-x

BRN x BRN = 111 Salto a x si indicador negativo a 1 PC +- x si/N = 1

Tabla A.l: Repertorio de instrucciones de SIMPLE1

SIMPLE] slo permite dos modos de direccionamiento: direccionamiento implcito (ADD, SUB Y MAB) Y direccionamiento directo (LDA y STA). Las instrucciones de salto, BR y BRN, le indican a la CPU que la siguiente instruccin a ejecutar se encuentra en la direccin de la memoria principal indicada por el campo de direccin. BRN condiciona esta bifurcacin a que el ltimo resultado en laALUhaya sido negativo (el indicador de nmero negativo IN es el bit 11 del resultado).

A-2 DIAGRAMA DE FLUJO DEL REPERTORIO DE INSTRUCCIONES

En la Figura A.2 se muestra el diagrama de flujo para el repertorio de instrucciones de la Tabla A.I. Cada instruccin se ha especificado en dos partes. En la primera parte, que se aplica a todas las instrucciones, SIMPLE] busca la instruccin en la memoria del computador, la introduce en el registro de instruccin IR e incrementa el contador de programa PC (fase de bsqueda). En la segunda parte, se decodifica el cdigo de operacin de la instruccin, localiza el operando (en el caso de instrucciones de memoria o de bifurcacin) y se ejecuta la operacin especificada en su cdigo de operacin (fases de decodificacin, bsqueda de los operandos y ejecucin).

A-3 ASIGNACiN DE RECURSOS A LA UNIDAD DE PROCESAMIENTO O RUTA DE DATOS

En la Figura A.3 se muestra el conjunto de componentes de que dispone SIMPLE] y las transferencias de datos que estn permitidas. En esta figura no se han incluido an ni las seales de control ni de condicin. Se

PROCESADOR SIMPLE1 249

observa que todo el intercambio de informacin del procesador con la memoria se efecta a travs de los registros MAR y MER. Esta restriccin impone que para acceder a una instruccin en memoria habr que transferir en primer lugar el contenido de pe a MAR.

J, F ase de bsqueda

IR +- M[PC] PC+- PC + I

~

BR BRN MAB Decodificacin del STA ADD LDA

cdigo de operacin

SUB SI

IN= I

no

MAR +- IR(dir) I MAR +- IR(dir) I PC +- IR(dir) I I B+-A IT MBR+-A A+-A + B MBR +- M[MAR] M[MAR]+-MBR A +-MBR t Figura A.2: Diagrama de flujo del repertorio de instrucciones de SIMPLE1

Bus del sistema

Figura A.3: Asignacin de recursos en el procesador SIMPLE1


A-4 OBTENCiN DEL DIAGRAMA ASM DEL PROCESADOR

En la Figura A.4 se muestra el diagramaASM de SIMPLEI obtenido a partir de la informacin presente en el diagrama de flujo de la Figura A.2 y la asignacin de recursos realizada.

Es muy importante resolver cualquier conflicto potencial que se pueda producir entre los datos y los recursos de que se dispone, asignando las operaciones o las transferencias de datos conflictivas a estados diferentes o a ciclos de reloj distintos.

~

f1: MAR+-PC

F ase de bsqueda f2: MBR +- M[MAR] f3: IR +- MBR , PC +- PC + l

l BR BRN MAB Decodificacin del STA LDA

cdigo de operacin 1 SUB ADD f4: MAR +- IR(dir)

I f4: PC +- IR(dir) I I I I f4: I f5: MBR +- M[MAR]

f4: B+-A A+-A + B f6: A +-MBR

rr no si I f4: I f4: MAR +- IR(dir) A+-A-B f5: MBR+-A I f4: PC +- IR(dir) I f6: M[ MAR] +- MBR Figura AA: DiagramaASM del procesador SIMPLE]

Todo lo que se ha hecho en la Figura A.4 con respecto a la Figura A.2 ha sido dividir el ciclo de ejecucin de cada instruccin en varios subciclos para eliminar las dependencias entre recursos. Como se muestra en la Figura A.41a fase de bsqueda se completa en tres subciclos (


Unidad de control de SIMPLE1

En la Tabla A.2 se muestra el conjunto de las dieciseis seales de control que tiene el procesador SIMPLE1. Se han deducido mediante un anlisis sistemtico de todas las microoperaciones que se tienen en el diagrama ASM de la Figura AA y teniendo en cuenta la arquitectura del procesador que se ha propuesto en la Figura A.3 .

La mayor parte de los registros de SIMPLE1 tienen dos seales de control, una de carga (que se nombra anteponiendo la letra C al nombre del registro) y otra de habilitacin (que se nombra anteponiendo la letra H al nombre del registro). As la activacin de la seal CMBR provoca la carga en el registro MBR del contenido del bus y la activacin de la seal HMBR hace que el contenido del registro MBR pase al bus. Por ejemplo la microoperacin (1)4: MAR ~ IR, de la instruccin LOAD, requiere que se activen de forma simultnea las seales de control HIR (Bus ~ IR) y CMAR (MAR ~ Bus).

Obsrvese que el registro B slo dispone de una seal de carga CB y no tiene ninguna seal de habilitacin. Esto se debe a la asignacin de recursos que se ha realizado para el procesador SIMPLE1 (ver Figura A.3) que no permite que el contenido de B pase al bus.

Seal de control Microorden controlada

R Leer de la memoria (MBR +-- M[MAR])

W Escribir en la memoria (M[MAR] +-- MBR)

CMAR Cargar el contenido del bus en MAR (MAR +-- Bus)

HMBR Habilitar el registro MBR (Bus +-- MBR)

CMBR Cargar el contenido del bus en MBR (MBR +-- Bus)

HPC Habilitar el registro PC (Bus +-- PC)

CPC Cargar el contenido del bus en PC (PC +-- Bus)

IPC Incrementar el contenido de PC (PC +-- PC + 1)

HIR Habilitar el registro IR (Bus +-- IR)

CIR Cargar el contenido del bus en IR (IR +-- Bus)

HA Habilitar el registro A (Bus +-- A)

CA Cargar el contenido del bus en A (A +-- Bus)

CB Cargar el contenido del bus en B (B +-- Bus)

HAL U Habilitar la unidad aritmtico-lgica

SUMA Seleccionar la funcin de suma en la unidad aritmtico-lgica

RESTA Seleccionar la funcin de resta en la unidad aritmtico-lgica

Tabla A.2: Seales de control del procesador SIMPLE]


IR

r----------

---'--~) Unidad de control

Decodi ficador

$1 Generador $2

$ Reloj de $4 Matriz de control IN Seal de condicin

$5 subciclos $6

L _______ _

~ ~;; iS ~Q QS::Q ::s~q :a ~ v,,,",t-- ~~


11 10 9 8 7 6 5 4 3 2 1 O

direccin IR

LDA (001)

STA (010)

ADD (011)

SUB (100)

MAB (101)

BR (110)

BRN(lll)

Figura A.6: Decodificador de instrucciones del procesador SIMPLE]

Reloj

Subciclo ~1

Subcicl0 ~2

Subcicl0 ~3

Subciclo ~4

Subciclo ~5

Subciclo ~6

Figura A.7: Divisin del ciclo de instruccin del procesador SIMPLE] en 6 subciclos

Para pequeos valores de m un contador en anillo mdulo-m no requiere ninguna decodificacin para la generacin de los subciclos ya que son simplemente las salidas de los m elementos de memoria que contiene el contador. Bsicamente es un registro de desplazamiento de m bits donde el estado i del contador es de la forma 00 ... 010 ... 0 con un 1 en el elemento de memoria i-simo y con O's en los restantes m - 1 elementos de memoria. La cuenta i se incrementa a i + 1 mediante un desplazamiento de 1 bit del contenido del contador. Por ejemplo para el contador mdulo-6 (ver Figura A.8) de SIMPLE] se requiere que pase a travs de la siguiente secuencia de estados de forma cclica:

1 OOOOO~ O 1 OOOO~OO 1 OOO~OOO 1 OO~OOOO 1 O~OOOOO 1


tJl6 a)

1

~ 1 1 1

~ A 1 1 1 - J Pre Q J

Pre _ Q J

Pre _ Q J

Pre _ Pre _ Pre _ Q J Q J Q r-----

x Ck r-- Ck ;--- Ck r-- Ck r-- Ck ,----- i>Ck - - - -

K C/r Q K elr Q - K e lr Q K e lr Q K elr Q K elr Q r-----

13

Reset

x= O x= O

x = 1

~ Estado inicial

x= 1 Reset x = 1

b) x =O x =O

x=l x = 1

x= O x =O

Figura A.S: Contador en anillo mdulo-6: a) Circuito lgico; b) Diagrama de estado

La Figura A.8 muestra un contador en anillo mdulo-6 que est compuesto de seis elementos de memoria JK. El contador se pone en su estado inicial 100000 activando la lnea de entrada asncrona, que pone a 1 el elemento de memoria ms a la izquierda y los restantes a O. Obsrvese que la entrada de reloj externa est conectada directamente a la entrada de reloj de cada elemento de memoria de forma que todos ellos cambian de estado simultneamente.

Para completar el diseo de la unidad de control slo queda por especificar el circuito combinacional de la matriz de control, para lo que se sigue un proceso sistemtico a partir de la Tabla A.3. Esta tabla se obtiene directamente del diagrama ASM de la Figura A.4 al incluir las seales de control de la Tabla A.2 que hay que activar para cada una de las microoperaciones.

Esta misma informacin se puede poner de forma ms sistemtica. Para ello, se construye la Tabla A.4 que tiene por filas las instrucciones que se han de ejecutar ms la fase de bsqueda que es comn a todas ellas y por columnas las dieciseis seales de control.


Accin Microoperaciones Seales de control

: MAR


subciclos). En el caso del procesador SIMPLE] se obtienen las siguientes ecuaciones lgicas:

IPC =

r=[)

~,-LJ ID

~

~

rro lD ~ 1

~

~=D-BRN

LDA STA MAB ADD SUB BR

Figura A.9: Matriz de control del procesador SIMPLE ]


J

J

~

~ ~ ~ ~ ~

~ ~

CB

HALU

RESTA SUMA

HA

CA

HMBR

w

CMBR

R

HIR

CIR

CMAR

CPC

HPC

PC


_CMA~ MAR I - - - - - - - - - - 9 I

~ I I I - - - - - - - - - - R - ---7 I I

Y---7

Memoria

I I - - - - - - - -

I I

I I I J I I I CMBR

I - - - - - - - - ---7 I I I -HMBR--7

MBR I I - - - - 12

- - - _C~C---7

- - - _H~C ---7 PC _IPs;.. --7

, 9

r-- - -

Unidad de control _CIK -3l - - -HIR

---;;digo ---;p - - -3l IR 12 3 ~ Seal de condicin IN

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problemas de ingenieria de computadores i- por jmlocke

Documents

alu campo

campo contendra

carga mar

lectura de memoria

carga sp

carga mbr

carga ixl

carga pe