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Dongguk University Lee Gi Bum

집적회로의 종류

1.1 표준 집적회로(Standard Integrated Circuit)

- 범용성이 높은 표준 제품 (예, 74LS00, DSP, u-Processor)

- 소품종 대량 생산에 적합

1.2 주문형 집적회로(ASIC : Application Specific Integrated Circuit)

- 개별 부품을 조합하여 구현하는 것이 아니라 하나의 IC로 집적하는 주문형 접적 회로

- 다품종 소량 생산에 적합


표준부품 표준부품표준부품

표준부품

표준부품

표준부품

표준부품표준부품

그림 1.2.1 PCB 기판

IP IPIP

IPIP IP

IPIP

그림 1.2.2 실리콘 기판

SoC (System on Chip): TTL, DSP등의 개별 칩의 기능을 하나의 칩 자체에 구현한 것

. 시스템 사이즈을 줄일 수 있다.

. 노이에 강하다.

IP (Intellectual Property): DSP, USB 등과 각이 각종 표준형 기능 블록들을 배치 프로그램 형태로

제작 판매되는 부품 설계 관련 기술 (표준화가 필요)


- 게이트 레벨의 설계 데이터를 집적회로 공정에 필요한 레이 아웃 데이터를 생산하는 설계 과정에 따라

ASIC는 구분됨

ASIC: Full Custom IC

Semi Custom IC

PLD: Programmable Logic Device

1.2.1 완전 주문형 집적회로(Full Custom IC)

- 회로 설계부터 레이 아웃 공정 등의 단계를 전문 설계자가 CAC 툴을 사용하여 수작업으로 설계하는 방식

1.2.2 반주문형 집적회로(Semi Custom IC)

- 셀 라이브러리 들을 CAD 툴을 사용하여 자동 설계 방식

- 집적도가 떨어진다.


Metal 공정에 의한 NOT 게이트 실현

IN

OUT

IN

source/drain

polyunderpass

VDD

VSS

gate

배선영역

기본 셀

I/O buffer bonding pad

........

........

........

........

그림 1.2.3 게이트 어레이

(1) 게이트 어레이(Gate Array)

- 기본 셀들이 배열 형태로 배치되고 셀간에는 배선 영역이 존재하며, 칩 외부와 연결할 수 있는

입출력 셀들이 존재하는 구조


VSS

VDD

VDD

VDD

VDD

VSS

VSS

VSS

VSS

I/O pad 기본 셀

그림 1.2.4 SOG

(2) SOG(Sea Of Gate)

- 게이트 어레이와 거의 유사하지만 배선 영역이 따로 존재하지 않고

모든 영역에 기본 셀 들이 배열 형태로 배치되어 있음.


(3) 표준 셀 ( Standard Cell)

- 폴리 셀 (Poly cell) 방식: 높이가 일정하고 폭이 가변적인 셀들이 배열 형태로 배치되고

배선 영역이 가변적인 것

-마크로 블록 (Macro block) 방식: 폭과 높이가 다른 마크로 블록이 배치되는 방식

D C C B

A C C

D C D B

C C C B

셀VDD metal1 metal2 feedthrough GNDI/O pad via

셀 라이브러리

셀 A

셀 C 셀 D

셀 B

feedthrough 셀

그림 1.2.5 폴리 셀 방식의 표준 셀


metal2metal1 via

Data path

PLA

RAM/ROM

A/D converterRandom logic

I/O pad

I/O

그림 1.2.6 마크로 블록 방식의 표준 셀


1.2.3 프로그램 논리 디바이스(PLD : Programmable Logic Device)

: ASIC으로 구현하기 전에 프로토 타입으로 기능 검증을 위해서 사용

- PLC 종류: PROM, PLA (Programmable Logic Array)

PAL (Programmable Array Logic)

CPLD (Complexed PLD)

FPGA (Field Programmable Gate Array)


Programmable OR Array

AB

BA

BA

BA

Q1 Q2 Q3 Q4

프로그래밍 되지 않은 퓨즈

프로그래밍 된 퓨즈

BBAABQ

ABABAQ

BABABAQ

ABAABQ

4

3

2

1

=+=

=+=

⊕=+=

=+=

Fixed AND Array

BA

그림 1.2.7 PROM의 기본 구조

(1) PROM(Programmable Read Only Memory)

- 고정된 AND array와 프로그램 가능한 OR array로 구성됨


Programmable OR Array

AB

BA

BA

BA

Q1 Q2 Q3 Q4



BBAABQ

ABABAQ

BABABAQ

ABAABQ

4

3

2

1

=+=

=+=

⊕=+=

=+=

Programmable AND Array

BA

그림 1.2.8 PLA의 기본 구조

(2) PLA(Programmable Logic Array)

- 프로그램이 가능한 AND array와 프로그램이 가능한 OR array로 구성됨

- 동작 속도가 느리다.




Fixed OR Array

CB

Q1 Q2 Q3 Q4

A

C

CB

A

CBA

C

0

CBA

BA

Programmable AND Array

CBAQ

CBACCBAQ

CBAQ

CBAQ

4

3

2

1

=

+=+=

+=

+=

그림 1.2.9 PAL의 기본 구조

(3) PAL(Programmable Array Logic)

- 프로그램이 가능한 AND array 영역과 고정된 OR array 영역으로 구성됨


(4) GAL(Generic Array Logic)

특징:

- PAL의 문제점을 해결하기 위하여 개발된 CMOS 형식의 PLD 소자

- 출력부를 프로그램밍함으로써 여러개 PAL을 하나의 GAL로 대치 가능함

- dufjqjs 프로그램 가능

- GAL과 같은 PLD을 SPLD(Simple PLD)라 함


(5) CPLD(Complexed Programmable Logic Device)

- 입력수가 커짐에 따라 프로그래밍 되는 평판의 크기가 크게 증가하는 SPLD의 구조적 문제점 해결

- 기본 블록 마크로 셀로 논리 회로를 형성함.

- 빠른 성능을 가지며 복잡한 형태의 조합 논리회로 구성할 때 적합

예) ALTERA 사

1) MAX 계열: . Programmable-AND/Fixed-OR Product term으로 논리회로 구현

. EEPROM 사용 (전원 Off시 데이터 보존)

2) FLEX 계열: . Look-up table (LUT)을 사용하여 논리회로 구현

. SRAM을 사용 (전원 Off시 데이터 손실)


그림 1.2.10 ALTERA MAX 7000 계열의 디바이스 구조 그림 1.2.11 ALTERA FLEX 10K 계열 디바이스 구조


VersaRing TM

VersaRing TM

input/output block(IOBs)

CLB CLB CLB

CLB

CLB

CLBCLB

CLBCLB

SwitchMatrix

SwitchMatrix

SwitchMatrix

SwitchMatrix

(6) FPGA(Field Programmable Gate Array)

- 내부 구조가 케이트 어레이와 유사하나 프로그래밍에 의하여 내부 회로의 배선이 연결되는 구조

- CLD (Configurable Logic Block)라는 로직 블록이 메트릭스 구조로 되어 있으며 주위에는 I/O 블록으로 구성됨

- 플립플롭이 많은 순차회로 설계에 적합

- 입력에서 출력까지 지연 속도 예측이 어렵다.

예) Xilinx 사, Quicklogic 사, Actel 사

G4

G2

G3

G1

F4

F3

F2

F1

KX

XQ

YQ

C1 C2 C3 C4

S/RControl

S/RControl

1

1

Bypass

Bypass

Logic

Func.

of

G1~G4

Logic

Func.

of

F1~F4

Logic

Func.

of

F,G,H1

G'

H'

F'

DINFG

H

G

H

G

H

SD

RDEC

D

D Q

Q

M1 DIN S/R EC

SD

RDEC

DINFG

H

XC4000 Series Configurable Logic Block(CLB)

그림 1.2.12 Xilinx XC4000XL 디바이스 구조

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