lecture 11 synchronous counters (the...

Lecture 11 Synchronous Counters (The Design)

Paramate Horkaew

School of Computer Engineering, Institute of EngineeringSuranaree University of Technology

Course Outline

• Introduction to Digital System• Truth Table and Boolean Algebra• Methods for Minimizing Boolean Expression• Programmable Circuits• Sequential Flip-Flops• Synchronous Counters• Synchronous Finite State Machine• A/D and D/A Conversion• Asynchronous Sequential Circuit Design• Practical Digital Designs (Part I Arithmetic Operations)• Practical Digital Designs (Part II Microprocessor)• Practical Digital Designs (Part III Data Communication)

Previous Lecture• Sequential Circuits

• States and Clock– State versus Output

– Clock and Its Maximum Frequency

• Steps in Analyzing a Synchronous Counter

• Design of Synchronous Counters– Assigning FF O/P to States

– Designing Procedures

• Positionally Coded Counters

• Shift Registers in Synchronous Counter Design

• Hidden Units

Synchronous Countersวงจรนับเขาจังหวะ (Synchronous Counter) ประกอบขึ้นดวยองคประกอบแนวคิดพื้นฐานดังตอไปนี้

Sequencerคือ วงจร หรือ ระบบ ซึ่งปรับเปลี่ยนตัวเอง ไปตาม อนุกรมจํากัด (finite series) ของสถานะตางๆ โดยที่การเปลี่ยนสถานะนั้นสามารถกําหนด ได 2 วิธี

• กําหนดดวย สัญญาณนาฬิกาหลัก (Master Clock)วงจรลักษณะนี้เรียกวา Synchronous Sequencer

• กําหนดดวย ตัวกระตุนภายนอกใดๆ (External Stimuli)วงจรลักษณะนี้เรียกวา Asynchronous Sequencer

Hardware ของ Sequencer ประกอบดวยสวนสําคัญ ไดแก 1) หนวยความจํา สถานะ และ 2) วงจร Combinational Logic

Counters and AutomatonsFinite State Machineคือ วงจร sequencer ที่ประกอบดวยสัญญาณ input หลายชนิด ซึ่งทําหนาที่ในการ กําหนด และ ปรับเปลี่ยน สถานะของวงจร ณ เวลาใดๆ

Counters and Automatonsสําหรับในบทนี้เราจะพิจารณาวงจร sequencer ชนิดที่มีสัญญาณ input เพียงตัวเดียว ซึ่งเรียกวา Counters หรือ Automatons

Statesณ เวลาใดๆ สถานะของวงจร นิยามดวย output ของ FF ทุกตัว ดังนั้น ในการออกแบบวงจรประเภท sequencer เราจึงตองกําหนด สถานะที่ตองการในอนุกรม แตละสถานะดวย เลขฐานสอง (Binary States)

โดยอาศัยตาราง PS-NS (Present-State-Next-State Table) เราสามารถออกแบบวงจร Combinational Logic เพื่อนําไปขับ FF ใหสราง สถานะตามที่กําหนด

General Form of Moore Circuitsในการวิเคราะห sequencer เราตองทราบ 1) input ปจจุบัน 2) input ณ สถานะถัดไป และ 3) แผนผังวงจร ทั้งนี้ วงจรที่ประกอบดวย FF จํานวน N ตัวสามารถนํามาสราง sequencer ที่มีสถานะได ไมเกิน 2N สถานะ

วงจร Moore คือวงจรที่ output เปลี่ยนตามสัญญาณนาฬิกา

สังเกต ความแตกตางระหวาง State และ System Output

Synchronous CountersSynchronous Counter เปนกรณีเฉพาะของวงจร Moore โดยที่ output ของกลุม FF ตอผาน วงจร Combinational Logic ปอนกลับมายัง input (D, J, K, S, R)

สําหรับ Synchronous Counter

สถานะปจจุบันของวงจร แ ส ด ง ด ว ย Outputs ของ FF

สถาน ะของ ว ง จ ร จ ะเ ป ลี่ ย น ที่ ข อ บ ข อ งสัญญาณ CLKInner loop

Outer loop

ขอควรระวังสัญญาณ CLK ควรใชขอบเดียวกันทั้งวงจร (ขึ้นหรือลงเพียงอยางเดียวเทานั้น)

A Typical Sequencerเพื่อความสะดวกในการออกแบบ และ วิเคราะหวงจร sequencer เรามักจะจัดเรียง อุปกรณ ในวงจรใหม โดย

• รวม D-FF ไว ดวยกัน• รวมวงจร combinational logic ที่ปอน output (Q) กลับมายัง input (D) อีก 1 กลุม (กลองเสนประ)

• แยกสัญญาณ นาฬิการ วม (CLK) ออกมาตางหาก ดังรูป

ดวยการจัดเรียงวงจรในลักษณะนี้ เราสามารถพิจารณา sequencer ดวย register ขนาน ซึ่งมี output ปอนกลับมายัง input ผานวงจร combinational logic

ปอนกลับ

ความจํา

Output

CLOCK

Analyzing Synchronous Counter

• แยกวงจร FF และวงจร excitation (วงจรปอน input กลับ) ออกจากกัน

• ศึกษาวงจร excitation และ เขียนสมการ Boolean สําหรับ input ของ FF

• สมมติใหวงจรมีสถานะเริ่มตน Q = 0• หา logic ที่ input FF จาก excitation

equation เพื่อหาสถานะถัดไป• ทําซ้ําขั้นตอนที่ 4

ในการวิเคราะหวงจรนับแบบเขาจังหวะ เราจะดําเนินการตามขั้นตอนตอไปนี้

Reset = 0 ที่ t = 0

A Circuit to Equations

Step 2 เขียนสมการ Excitations

Reset = 0 ที่ t = 0

Step 1 แยกวงจร FF กับ ปอนกลับ input ออกจากกัน สังเกตเสนสีฟาเปนการปอนกลับ DA = INV (QA)

( )

( )ABCABC

ACBC

ABBCACAC

ABBCACB

AA

QQQQQQQQQD

QQQQQQQQQQQQQQD

QD

⋅⋅+⋅⋅=

⊕⋅=⋅+⋅+⋅+⋅=

⋅+⋅+⊕=

=

Equations to States TableStep 3-4 สมมติให Q = 0 ณ เวลาเริ่มตน แลวหาสถานะตอเนื่องจากสมการ Excitations

( )( ) 0000

0000000

10

1

1

1

=⊕⋅=

=⋅+⋅+⊕=

==

C

B

A

D

D

D@1 = 0 0 1 นํามาเขียนตารางสถานะไดดังนี้

QC QB QA State

0 0 0 0

0 0 1 1

0 1 0 2

0 1 1 3

1 1 0 6

1 1 1 7

( )( ) 0100

1100010

01

2

2

2

=⊕⋅=

=⋅+⋅+⊕=

==

C

B

A

D

D

D@2 = 0 1 0

( )( ) 0001

1011000

10

3

3

3

=⊕⋅=

=⋅+⋅+⊕=

==

C

B

A

D

D

D@3 = 0 1 1

States Table to K-MapStep 5 จากสมการ Excitation นําไปเขียนเปน K-Map ของ Q (A ถึง C) ตารางสุดทายแสดง ลําดับการเปลี่ยนสถานะ ใน K-Map

Lecture Outlines• Sequential Circuits








• Hidden Units

Design of Synchronous Countersการออกแบบ วงจรนับเขาจังหวะ ประกอบดวยสวนสําคัญ 4 สวน

1) จากอนุกรมของสถานะที่กําหนด ออกแบบวงจร sequential ที่สรางอนุกรมนั้น โดย ดําเนินการยอนหลังขั้นตอนการวิเคราะห

2) การเลือกชนิดของ FF ใหเหมาะสม และ การกําหนด ตัวแปรสถานะ (FF output) ใหกับ ชื่อ สถานะในอนุกรมนั้นๆ

3) การลดจํานวน FF หรือ สถานะ ใหนอยที่สุด (Optimization)4) การตรวจสอบการทํางาน และ หลีกเลี่ยงการหยุดนิ่ง (Lockout) ของสถานะ

0 A B C

DE

Assigning FF O/P to Statesการกําหนด สถานะ ดวย output ของ FF มีหลักการดังตอไปนี้

1) ถามีจํานวนสถานะทั้งหมด M สถานะ เราตองการ FF อยางนอยที่สุด N ตัว โดยที่ 2N ≥ M

2) เราอาจเลือกใช FF จํานวนมากกวานี้ก็ได ซึ่งจะทําใหแกปญหาไดงายขึ้น แตก็จะทําใหวงจรมีขนาดใหญขึ้นตามไปดวย

3) วงจรที่งายที่สุด และ มีขนาดใหญที่สุด คือวงจรที่มีจํานวน FF (N) เทากับ จํานวนของสถานะ (M) – one hot

4) กรณีที่ M < 2N จะตองกําหนด สถานะรวม (Ground States) เพื่อใหเปนจุด ยอนกลับของ output ของ FF ที่ไมไดใช (สถานะวาง) ซึ่งการกระโดดยอนกลับ อาจทําไดโดย เชน ใหสัญญาณ INV (RESET) ของ J-K FF = 0

สําหรับกรณีในขอ 4) สถานะวางที่ไมไดใช จะปรากฏเปน don’t care (X) ในตาราง K-Map ระหวางการออกแบบ ซึ่งเราอาจจะกําหนดใหเปน 1 หรือ 0 ก็ได

Design Procedure (I)การออกแบบวงจร Synchronous Counter มีขั้นตอนดังตอไปนี้

1) กําหนด รหัสเลขฐานสอง ใหกับ สถานะแตละสถานะ ซึ่งรหัสที่ไดจะแทน สถานะ ในรูปของ FF output

2) กําหนดความสัมพันธระหวางจํานวน FF กับจํานวนสถานะ ซึ่งทําได 3 วิธีa) กําหนดให output ของ FF 1 ตัวแทน 1 บิตของรหัสสถานะb) กําหนดใหจํานวน FF (N) สัมพันธกับจํานวนสถานะดวยสมการ 2N ≥ Mc) กําหนดให FF 1 ตัวแทนสถานะ 1 สถานะ (one hot design)

3) สรางตาราง สถานะปจจุบัน – สถานะถัดไป (Present-State-Next-State –PS-NS) โดยที่คอลัมนดานซายแทนสถานะปจจุบัน และ คอลัมนดานขวา แทนสถานะถัดไป

4) เลือกชนิดของ FF ที่ตองการใช (J-K, D, T) โดยปกติแลว D FF จะออกแบบไดงายไดที่สุด

5) หาสมการ (ความสัมพันธ) ของการเปลี่ยนสถานะ (Transition Equation สําหรับ แตละแถวของ ตาราง PS – NS โดยอางอิงกับ ชนิด FF ที่ใช

FF State Changes SummaryFF พื้นฐานที่เราจะนํามาใชในการออกแบบวงจร Sequential ไดแก D-FF, T-FF และ J-K FF ซึ่งแตละชนิด มีคุณสมบัติการเปลี่ยนสถานะ ขึ้นอยูกับ I/P ดังตาราง

วิเคราะหสังเคราะห

Design Procedure (II)6) เขียนตารางคาความจริง โดย กําหนดให input เปน สถานะปจจุบัน และ

output เปน คาของการเปลี่ยนสถานะ ที่ตองการใหปรากฏที่ input ของ FF7) หากมีสถานะใดไมไดใช เมื่อ สถานะนั้นเปน สถานะปจจุบัน ใหกําหนด

สถานะถัดไป เปนสถานะรวม (ground state)8) จากตารางคาความจริง หานิพจนสําหรับ input ของ FF แตละตัว โดย

a) ใชเทคนิคพีชคณิต Booleanb) ใช K-Map หรือ Q-M Map

9) เขียนวงจรปอนกลับแบบ combination ที่ไดจากขอ 8 ซึ่งมี input เปน output ของ FF และ output ตอเขา input ของ FF

10) กําหนดใหขา CLR ของ FF เปนตัวสั่งใหวงจรกลับไปสู ground state

0 A B C

DEG

Fสถานะที่ไมใช

CLR

An Exampleจงออกแบบวงจร Synchronous Counter ที่ใหกําเนิด อนุกรม ซ้ํา 0 3 6 9 12 0 ... โดยใชรหัสเลขฐานสองกําหนดสถานะ และ D-FF ทีทํางาน ณ ขอบขาขึ้นของ CLK ในทีนี้กําหนดให output ของ FF แทนรหัสตัวเลขของ output ของระบบ

ขั้นที่ 1 และ 2 output ของ FF กําหนดโดยโจทย

Number Q3 Q2 Q1 Q0

0 0 0 0 0

3 0 0 1 1

6 0 1 1 0

9 1 0 0 1

12 1 1 0 0

สังเกตวาจํานวนสถานะ M มีคาเทากับ 5 สถานะ แตจํานวน FF = 4 ดังนั้น สถานะทั้งหมดที่เปนไปได เทากับ 24 = 16

Build A PSNS Tableขั้นที่ 3 จากอนุกรมของสถานะ เขียนตาราง สถานะปจจุบัน และ สถานะถัดไปไดดังนี้

Present State Next State

Q3 Q2 Q1 Q0

0 0 0 0

0 0 1 1

0 1 1 0

1 0 0 1

1 1 0 0

Q3 Q2 Q1 Q0

0 0 1 1

0 1 1 0

1 0 0 1

1 1 0 0

0 0 0 0

ขั้นที่ 4 เลือกใช FF ชนิด D FF ทั้งนี้ดวยเหตุผลสองประการ คือ 1) D FF มีขนาดเล็กกวา J-K FF และ 2) การกําหนด Transition Equation สามารถทําไดงายกวา J-K FF กลาวคือ กําหนด input ตาม output ที่ตองการไดทันที

D-FF State Changesขั้นที่ 5 จากตารางสรุป input/out ของ D-FF จะเห็นไดวา หากเราตองการให Q ที่สถานะถัดไป (N+1) มีคาเทาใด จะตองกําหนด input ของ D ใหมีคาเทานั้น

D FF InputPresent State

Q3 Q2 Q1 Q0

0 0 0 0

0 0 1 1

0 1 1 0

1 0 0 1

1 1 0 0

D3 D2 D1 D0

0 0 1 1

0 1 1 0

1 0 0 1

1 1 0 0

0 0 0 0

จากตารางปอนกลับ พบวาที่สถานะปจจุบัน หาก Q = 0000 เราตองกําหนดให D = 0011 เพื่อที่จะทําให Q ที่สถานะถัดไปเปน 0011 ถาเราใช J-K ขั้นตอนนี้จะคอนขางซับซอนกวานี้เล็กนอย

Build a K-Map for D0ขั้นที่ 6 จากความสัมพันธของการเปลี่ยนสถานะในขั้นที่ 5 นํามาสรางเปน K-Map 4 ตารางโดยที่ input ของทุกตาราง คือ Q3, Q2, Q1, Q0 และ output ของแตละตาราง คือ D3, D2, D1, D0 ดังนี้

Q3 Q2 Q1 Q0

0 0 0 0

0 0 1 1

0 1 1 0

1 0 0 1

1 1 0 0

Truth Table ของ D0

D0

0

0

1

1

0

สังเกต input ของ K-Map คอื output ที่ปอนกลับ และ output คือ input ของ FF

Build a K-Map for D1ขั้นที่ 6 สําหรับ D1 ก็พิจารณาทํานองเดียวกัน

Truth Table ของ D1

Q3 Q2 Q1 Q0

0 0 0 0

0 0 1 1

0 1 1 0

1 0 0 1

1 1 0 0

D1

1

1

0

0

0

สังเกต ขั้นตอนการกําหนด คาความจริงใหกับ K-Map ใหดูที่ input คอืตําแหนง Q ณ สถานะ ปจจุบัน และ output คือ input ของ D ที่เราตองการ

Build K-Maps for D2, D3ขั้นที่ 6 เชนกัน สําหรับ D2 และ D3

D3

0

0

1

1

0

Q

0

3

6

9

12

D2

0

1

0

1

0

สังเกต ตําแหนงอางอิงของ K-Map ที่กําหนด output ของทุก FF ตรงกันเนื่องจาก เกิดจาก combination ของ input เดียวกัน นอกจากนี้ ลําดับของการเปลี่ยนสถานะ ยังเหมือนกันดวย input ของ D FF จะทําให Q เปลี่ยนพรอมๆ กัน ณ ขอบขาขึ้นของ CLK

Complete The K-Mapsขั้นที่ 7 K-Map ที่ไดจากขั้นที่ 6 จะมีชองว างเหลืออยู (สถานะที่ไมไดใช) ซึ่งไดแก พจน don’t care (X) เราอาจจะเลือกนิยาม X ได 2 วิธี

1) กําหนดให X (สถานะถัดไป) เปนสถานะรวม Q = 0000 ซึ่งในที่นี้กําหนด ให D0-D3 มีคาเทากับ 0

2) กําหนดให X มีคาใดก็ได เพื่อใหการลดรูป สามารถทําไดมากที่สุด นั่นคือ subcube ของ PI มีขนาดใหญที่สุด (ใชในกรณีที่เรามั่นใจวา ระบบที่ออกแบบจะไมเกิด error ขึ้น)

Write the Expressionsขั้นที่ 8 ในที่นี้เลือกใชวิธีแรก ดังนั้นนิพจนที่ไดจะเปน SOP ขนาดคอนขางใหญ ดังนี้

012301233

012301232

012301231

012301230

QQQQQQQQDQQQQQQQQDQQQQQQQQDQQQQQQQQD

+=

+=

+=

+=

ก า รบ า น เ ร า อ า จ เ ลื อ กกําหนด don’t care เพื่อใหลดรูป ไดมากที่สุดได (วิธีที่ 2) ให น.ศ. ไปออกแบบ โดยใช gate นอยที่สุด และเขียนวงจรโดยดูแบบจาก ขั้นที่ 10

Create the Circuitขั้นที่ 9 และ 10 วงจรปอนกลับตอตรงจากมาจาก output ไดทันที และใชเทคนิค programmable logic ในการวาดวงจร นั่นคือ สัญญาณใดของ Bus (Q, INV (Q)) ตอเขา input ของ AND gate ใหทําเครื่องหมาย X ที่สัญญาณนั้น

Q3INV (Q3)

Q2INV (Q2)

Q1INV (Q1)

Q0INV (Q0)

Another Exampleสมมติให สําหรับเครื่องยนต 4 จังหวะ แตละจังหวะมีชวงเวลาเทากัน โดยมีเงื่อนไขดังนี้

จังหวะที่ S = 1 ลิ้นขาเขา เปด ลิ้นขาออก ปด (สูบ)จังหวะที่ S = 2 ลิ้นขาเขา ปด (อัด)จังหวะที่ S = 3 จุดระเบิดหัวเทียน (ระเบิด)จังหวะที่ S = 4 ลิ้นขาออก เปด (คาย) แลววนกลับไปจังหวะที่ 1 ใหมดังรูป

จงออกแบบวงจรควบคุมระบบเครื่องยนต ที่ประกอบดวย output 3 สัญญาณ ไดแก สัญญาณเปดลิ้นขาเขา สัญญาณเปดลิ้นขาออก (1 = เปด) และ สัญญาณจุดระเบิด

สูบ อัด ระเบดิ คาย

Solutionขั้นที่ 1 วงจร sequencer ที่ตองการประกอบดวย 4 สถานะ แทนจังหวะทั้ง 4 ของเครื่องยนต (M = 4) ดังนั้นจํานวน FF ที่นอยที่สุด คือ N = log2 4 = 2 ตัว

ขั้นที่ 2 เนื่องจากโจทยไมไดระบุ รหัสเลขฐาน 2 แทนสถานะแตละตัว มาให เราสามารถกําหนดเองได โดย อาจแทนแตละจังหวะ ดวย ลําดับ ของจังหวะนั้น

เราทราบวา output ของ FF ตองตอเขาวงจร combination เพื่อสราง input 3 สัญญาณ ดังนั้นถา Q เปลี่ยนพรอมๆ กัน (S2→S3) อาจเกิด glitch ขึ้นได

QA QBS1 0 0S2 0 1S3 1 0S4 1 1

QA QBS1 0 0S2 0 1S3 1 1S4 1 0

ป ญ ห า นี้ ส า ม า ร ถหลี ก เ ลี่ ย ง ไ ด โ ด ยกําหนดรหัสใหม ซึ่งให สถานะติดกันมี bit ที่เปลี่ยนเพียง bit เดียว ซึ่งไดแก grey code

State Table with Combinational O/Pดังนั้น เราสามารถเขียนตารางสถานะ รวมกับคา output ของระบบที่สรางจากวงจร Combination ไดดังนี้

QB QA

S1 0 0

S2 0 1

S3 1 1

S4 1 0

เขา ออก ระเบิด

1 0 0

0 0 0

0 0 1

0 1 0

State System Output

ขั้นที่ 3 เขียนตาราง PS-NS จากตารางสถานะ โดยที่ตารางดานซาย คือ สถานะปจ จุบัน และ ตารางดานขวา คือสถานะถัดไป

QB QA

S1 0 0

S2 0 1

S3 1 1

S4 1 0

Next States

0 1

1 1

1 0

0 0

Choose FF and Create K-Mapsขั้นที่ 4 สําหรับตัวอยางนี้ ทดลองเลือกใช J-K FF ทั้งสองตัว

QB QA

S1 0 0

S2 0 1

S3 1 1

S4 1 0

Next States

0 1

1 1

1 0

0 0

ขั้นที่ 5 พิจารณาที่สถานะ S1 QAB = (0, 0) ตองการสถานะถัดไป QAB = (0, 1) ดังนั้นจากตารางจะไดวา

QB = 0 → 0: JB = 0, KB = XQA = 0 → 1: JA = 1, KA = X

Determine J-K FF Inputsขั้นที่ 5 ทําซ้ําขั้นตอนนี้จนกวาจะครบทุกสถานะ

QB QA

S1 0 0

S2 0 1

S3 1 1

S4 1 0

Next States

0 1

1 1

1 0

0 0

พิจารณาที่สถานะ S2 QAB = (0, 1) ตองการสถานะถัดไป QAB = (1, 1)

QB = 0 → 1: JB = 1, KB = XQA = 1 → 1: JA = X, KA = 0


QB = 1 → 1: JB = X, KB = 0QA = 1 → 0: JA = X, KA = 1


QB = 1 → 0: JB = X, KB = 1QA = 0 → 0: JA = 0, KA = X

Fill In K-Mapsขั้นที่ 6 นําคาความจริงที่หาไดมาใสในตาราง K-Map ใหถูกตอง

JA KA

S1 1 X

S2 X 0

S3 X 1

S4 0 X

JB KB

0 X

1 X

X 0

X 1

ขั้นที่ 7 เนื่องจาก Don’t Care ที่ปรากฏในตาราง มาจากการวิเคราะห J-K FF ไมได มาจาก สถานะที่ไมใช ดังนั้น เราจึงไม จํา เปนตอง โยน สถานะถัดไปของ X ไปที่ Q = 0

Minimize Feedback Circuitขั้นที่ 8 จาก K-Map ที่ได ทําการลดรูป โดยเติมคา X ใหเหมาะสม (0 หรือ 1 ขึ้นอยูกับวาคาใดทําใหได prime implicant ที่มีจํานวน literals นอยที่สุด

ขั้นที่ 9 หานิพจนของ system output ในรูปของ FF output

QB QA

S1 0 0

S2 0 1

S3 1 1

S4 1 0

เขา ออก ระเบิด

1 0 0

0 0 0

0 0 1

0 1 0

AB

AB

ABAB

QQSPARKQQOUT

QQQQIN

⋅=⋅=

+=⋅=

Complete the Circuitขั้นที่ 10 นําผลการสังเคราะหที่ไดทั้งหมด ประกอบดวย วงจร FF วงจรปอนกลับของ output สถานะ และ วงจร combination logic ที่ output ของระบบ ไปเขียนเปนวงจรไดดังนี้ สังเกตขา INV (R) ตอออกมาขางนอกเพื่อใหผูใช RESET ได

Conclusions• Sequential Circuits








• Hidden Units

lecture 11 synchronous counters (the...

Documents