array-based architecture for fet-based, nanoscale electronics andré dehon , member ieee

1Nanotecnologie1 2004

Array-Based Array-Based Architecture for Architecture for

FET-Based,FET-Based,Nanoscale Nanoscale ElectronicsElectronics

André DeHonAndré DeHon, Member IEEE, Member IEEE

Benedetto Cattani Donatiello


I passi avanti compiuti dalla ricerca in ambito atomico e molecolare consentono la I passi avanti compiuti dalla ricerca in ambito atomico e molecolare consentono la realizzazione di nuovi dispositivi ibridi con realizzazione di nuovi dispositivi ibridi con componenti c-mos tradizionalicomponenti c-mos tradizionali interfacciate a interfacciate a nuove nanostrutturenuove nanostrutture..

Queste tecnologie utilizzano Queste tecnologie utilizzano come elementi base nanotubi come elementi base nanotubi di carbonio (CNTs) e di carbonio (CNTs) e nanofili di silicio (SiNWs)nanofili di silicio (SiNWs)

Le proprietà chiave di un’architettura a scala nanometrica sono:Le proprietà chiave di un’architettura a scala nanometrica sono:

- Miniaturizzazione- Miniaturizzazione

- Tolleranza ai difetti- Tolleranza ai difetti

- Compatibilità con tecniche di fabbricazione di tipo bottom-up- Compatibilità con tecniche di fabbricazione di tipo bottom-up

Fig 1:

nanotubo di carbonio

Introduzione


Organizzazione Organizzazione topologicatopologica

Viene in questa sede proposta Viene in questa sede proposta un’architettura basata su array un’architettura basata su array di interconnessioni di CNTs e di interconnessioni di CNTs e SiNWs incrociati.SiNWs incrociati.

Queste strutture consentono la Queste strutture consentono la realizzazione di array di logica realizzazione di array di logica e matrici di interconnessione e matrici di interconnessione programmabili.programmabili.

Fig 2: Organizzazione funzionale dei nanoarrays


TecnologiaTecnologia Necessità di sintetizzare nanotubi con Necessità di sintetizzare nanotubi con

diametri nanometrici e lunghezze di diametri nanometrici e lunghezze di qualche qualche µµm.m.

Necessità di contollare la crescita e Necessità di contollare la crescita e l’allineamento di CNTs e SiNWs per l’allineamento di CNTs e SiNWs per realizzare array stratificati di conduttori realizzare array stratificati di conduttori organizzati in righe parallele.organizzati in righe parallele.

Necessità di controllare le proprietà Necessità di controllare le proprietà elettriche.elettriche. Fig 3: immagine AFM di SW-CNTs

cresciuti su un substrato di silicio ossidato.


Dispositivi realizzabili su Dispositivi realizzabili su scala nanometricascala nanometrica

DiodiDiodi

FETFET

Interruttori Interruttori molecolarimolecolari


Giunzione a nanotubi Giunzione a nanotubi sospesisospesi

La giunzione NT-NT è bistabile, con una La giunzione NT-NT è bistabile, con una barriera di energia fra i due stati.barriera di energia fra i due stati.

A una certa distanza la probabilità di tunneling A una certa distanza la probabilità di tunneling fra i conduttori incrociati è piccola fra i conduttori incrociati è piccola (resistenza equivalente nell’ordine dei (resistenza equivalente nell’ordine dei GΩ).GΩ).

Quando i conduttori vengono in contatto la Quando i conduttori vengono in contatto la resistenza si abbassa (centinaia di KΩresistenza si abbassa (centinaia di KΩ).).

Applicando una tensione ai tubi, si pilota la Applicando una tensione ai tubi, si pilota la commutazione da uno stato all’altro, commutazione da uno stato all’altro, regolando così la programmazione ON-regolando così la programmazione ON-OFF del collegamento.OFF del collegamento.

Fig 4: interruttore a NT sospesi.

Sostituendo il NT inferiore con un SiNW, Sostituendo il NT inferiore con un SiNW, la giunzione mostra un comportamento la giunzione mostra un comportamento

rettificante tipo rettificante tipo diodo p-ndiodo p-n


nanoFET a svuotamentonanoFET a svuotamento

Fig. 5: Dispositivo FET a NT-NW

Il contatto diretto fra i Il contatto diretto fra i conduttori è impedito da conduttori è impedito da

uno strato di ossido uno strato di ossido disposto sul SiNW disposto sul SiNW

drogato.drogato.

Il campo elettrico Il campo elettrico generato da un NT o generato da un NT o

NW funziona da Gate, e NW funziona da Gate, e può provocare uno può provocare uno

svuotamento di portatori svuotamento di portatori nel SiNW drogato, che nel SiNW drogato, che

impedisce la impedisce la conduzione.conduzione.

La resistenza del La resistenza del nanoFET varia da nanoFET varia da pochi Ωpochi Ω (solamente (solamente stimati) ai Gstimati) ai GΩ.Ω.

La difficoltà di misura La difficoltà di misura della resistenza nel della resistenza nel caso ON è causata caso ON è causata dall’elevata resistenza dall’elevata resistenza di contatto dello di contatto dello strumento.strumento.


Interruttori molecolariInterruttori molecolari

Molecole bistabili. Valori di resistenza Molecole bistabili. Valori di resistenza bassa/alta per i due stati: molecola bassa/alta per i due stati: molecola connessa/disconnessa.connessa/disconnessa.

Le molecole vengono “staccate” Le molecole vengono “staccate” applicando una tensione alla giunzione.applicando una tensione alla giunzione.

Programmabili una volta sola.Programmabili una volta sola. Applicazioni: strato di molecole tra NWs Applicazioni: strato di molecole tra NWs

funzionante da array di memoria (PROM).funzionante da array di memoria (PROM). Scoperte da Heath e Stoddard (UCLA) e Scoperte da Heath e Stoddard (UCLA) e

dai ricercatori HP.dai ricercatori HP.


Vantaggi delle strutture Vantaggi delle strutture nanometrichenanometriche

La cella di memoria è formata La cella di memoria è formata dall’incrocio di due nanofili, quindi dall’incrocio di due nanofili, quindi l’area occupata è nettamente inferiore l’area occupata è nettamente inferiore rispetto a una logica basata su PLA o rispetto a una logica basata su PLA o FPGA (per es: 2500 λFPGA (per es: 2500 λ22 Vs 25-50 λ Vs 25-50 λ22))

Tolleranza ai difettiTolleranza ai difetti


Problematiche relative Problematiche relative

Esistenza di un gran numero di difetti Esistenza di un gran numero di difetti dovuti a tecniche di autoassemblamento di dovuti a tecniche di autoassemblamento di tipo statistico.tipo statistico.

Interfacciamento tra mondo nanometrico e Interfacciamento tra mondo nanometrico e micrometrico.micrometrico.

Necessità di ottenere un guadagno per Necessità di ottenere un guadagno per ripristinare il segnale all’interfaccia ripristinare il segnale all’interfaccia nano/micro.nano/micro.

Testing e personalizzazione dell’array.Testing e personalizzazione dell’array.


Possibili soluzioniPossibili soluzioni

Introduzione di ridondanza nel Introduzione di ridondanza nel numero di dispositivi e collegamenti numero di dispositivi e collegamenti disponibili all’interno dell’arraydisponibili all’interno dell’array

Tecniche d’indirizzamento 2-hotTecniche d’indirizzamento 2-hot Utilizzo di circuiti a NanoFET (con Utilizzo di circuiti a NanoFET (con

SiNWs) per il ripristino diretto del SiNWs) per il ripristino diretto del segnalesegnale


Funzionamento elettrico Funzionamento elettrico di uno stadio NOR a di uno stadio NOR a

NANOFETNANOFETI FET realizzati con NW presentano un I FET realizzati con NW presentano un

comportamento simile ai PFET a svuotamento:comportamento simile ai PFET a svuotamento:

Fig 6: stadio NOR

Quando tutti gli ingressi sono bassi i transistor lavorano nello stato Quando tutti gli ingressi sono bassi i transistor lavorano nello stato di default e conducono.di default e conducono.

In questo stato l’uscita della porta deve superare un valore prefissato In questo stato l’uscita della porta deve superare un valore prefissato di tensione pari a Vdi tensione pari a VOHOH..

Quando almeno un ingresso è alto la tensione d’uscita deve Quando almeno un ingresso è alto la tensione d’uscita deve scendere sotto un valore prefissato pari a Vscendere sotto un valore prefissato pari a VOLOL..


Fig 7: schema equivalente della porta NOR a nanofili

Per ottenere l’uscita sopra il valore VPer ottenere l’uscita sopra il valore VOH OH quando gli ingressi sono quando gli ingressi sono

bassi, occorre che la resistenza “ON” dei FET sia molto minore bassi, occorre che la resistenza “ON” dei FET sia molto minore dell resistenza di contatto (Rdell resistenza di contatto (RCC), e che la resistenza di pull-down ), e che la resistenza di pull-down

(R(RPDPD) sia molto maggiore di R) sia molto maggiore di RCC..

In questo modo:In questo modo:

RRpull-up pull-up = (R= (RCC+R+RFETFET) << R) << RPDPD →→ V VOUTOUT ≈ V≈ VDDDD

Per ottenere l’uscita sotto VPer ottenere l’uscita sotto VOLOL quando almeno uno degli ingressi è quando almeno uno degli ingressi è

alto, è necessario avere Ralto, è necessario avere RPFET PFET >> R>> RPD PD + R+ RCC..

scegliendo scegliendo RRPDPD = 9R = 9RCC →→ R RPFET PFET >> 10R>> 10RCC

Tale condizione è facilmente ottenibile visto che la RTale condizione è facilmente ottenibile visto che la ROFF OFF del PFET del PFET

è dell’ordine dei 100 Gè dell’ordine dei 100 GΩ. Ω.

Funzionamento elettrico di uno stadio NOR Funzionamento elettrico di uno stadio NOR a NANOFETa NANOFET


La potenza statica dissipata dal La potenza statica dissipata dal dispositivo è pari a:dispositivo è pari a:

PPNORNOR = V = VDDDD22/(2R/(2RCC+R+RPDPD))

Con VCon VDDDD = 3.3V = 3.3V →→ P PDISSDISS ≈ 1 µW≈ 1 µW

Con VCon VDD DD = 1V = 1V →→ PPDISSDISS ≈ 0.1 µW≈ 0.1 µW

Con le stesse tecniche è possibile Con le stesse tecniche è possibile realizzare porte realizzare porte NOT, AND, NANDNOT, AND, NAND

Fig 8: porte logiche

La velocità di funzionamento è legata al tempo di scarica attraverso (RPD+RC).La velocità di funzionamento è legata al tempo di scarica attraverso (RPD+RC).

Considerando che la capacità dei nanofili sia circa 3.e-16 F e la RConsiderando che la capacità dei nanofili sia circa 3.e-16 F e la RCC 1 M 1 MΩ, si può stimare un Ω, si può stimare un

tempo di ritardo di circa 3ns.tempo di ritardo di circa 3ns.

Migliorando il processo produttivo è possibile abbassare la resistenza di contatto e Migliorando il processo produttivo è possibile abbassare la resistenza di contatto e conseguentemente aumentare la frequenza di lavoro.conseguentemente aumentare la frequenza di lavoro.

Funzionamento elettrico di uno stadio NOR Funzionamento elettrico di uno stadio NOR a NANOFETa NANOFET


Indirizzamento a scala nanometrica

OBIETTIVOOBIETTIVO: realizzare una codifica in grado di pilotare tramite poche linee a scala : realizzare una codifica in grado di pilotare tramite poche linee a scala micrometrica molte linee nanometriche e i relativi dispositivi a nanoFET.micrometrica molte linee nanometriche e i relativi dispositivi a nanoFET.

Per ottenere ciò, vengono posizionati dei decoder a scala nanometrica sui bordi dell’array.Per ottenere ciò, vengono posizionati dei decoder a scala nanometrica sui bordi dell’array.

Essi ricevono in ingresso un numero Na di linee di indirizzo (mappate 1:1 con i micro Essi ricevono in ingresso un numero Na di linee di indirizzo (mappate 1:1 con i micro wires) e forniscono in uscita N fili diretti al nucleo dell’array. wires) e forniscono in uscita N fili diretti al nucleo dell’array.

Utilizzando uno schema di codifica Utilizzando uno schema di codifica 1-hot1-hot, il numero di linee di indirizzo N, il numero di linee di indirizzo Naa va come va come

LogLog22(N). Tuttavia, nel caso si presenti un difetto nella linea di indirizzamento pi(N). Tuttavia, nel caso si presenti un difetto nella linea di indirizzamento più alta, metà ù alta, metà

array è reso inaccessibile.array è reso inaccessibile.

Utilizzando in alternativa una codifica Utilizzando in alternativa una codifica 2-hot2-hot, N, Naa va come O(N va come O(N1/21/2). In caso di difetti presenti ). In caso di difetti presenti

sulle linee, perdiamo in questo caso O(Nsulle linee, perdiamo in questo caso O(N1/21/2) fili. ) fili.


Indirizzamento a scala nanometricaIl decoder viene personalizzato durante la fabbricazione tramite Il decoder viene personalizzato durante la fabbricazione tramite

l’utilizzo di una maschera posta fra gli incroci dei nanofili che non l’utilizzo di una maschera posta fra gli incroci dei nanofili che non devono interagire.devono interagire.

NotaNota::

La procedura di La procedura di decodifica decodifica è l’unica fase è l’unica fase del progetto che del progetto che richiede tecniche di richiede tecniche di nano-imprinting.nano-imprinting.

Fig 9: Connessione micro-nano e masking a nano-imprinting.

AlternativaAlternativa::

tecniche di autoassemblamento proposte da Williams e Kuekes (tecniche di autoassemblamento proposte da Williams e Kuekes (““Demultiplexer for a Demultiplexer for a

mulecular wire crossbar networks, 2001mulecular wire crossbar networks, 2001””))


Operazioni

Caso di diodi o dispositivi a NT sospesiCaso di diodi o dispositivi a NT sospesi::

Durante il funzionamento normale, i NW devono realizzare la loro logica senza che i decoder Durante il funzionamento normale, i NW devono realizzare la loro logica senza che i decoder interferiscano. Per questo basta pilotare i decoder di pull-up e pull-down con indirizzi a livello interferiscano. Per questo basta pilotare i decoder di pull-up e pull-down con indirizzi a livello alto, in modo da isolare l’array dai FET di programmazione.alto, in modo da isolare l’array dai FET di programmazione.

Caso di array logici a FETCaso di array logici a FET::

I FET di programmazione effettuano una funzione doppia: durante il funzionamento essi I FET di programmazione effettuano una funzione doppia: durante il funzionamento essi possono servire da carico statico di pull-up o pull-down.possono servire da carico statico di pull-up o pull-down.


Fig 10: circuito fisico e logico di un NOR PFET

Pilotando i FET di pull-up bassi, I Pilotando i FET di pull-up bassi, I PFET funzionano come fili.PFET funzionano come fili.

Pilotando i FET di pull-down con Pilotando i FET di pull-down con una determinata Vuna determinata VPDPD, otteniamo il , otteniamo il

funzionamento del circuito NOR funzionamento del circuito NOR visto in precedenza.visto in precedenza.

PerPer far si che i dispositivi non far si che i dispositivi non vengano involontariamente vengano involontariamente

riprogrammati durante il riprogrammati durante il normale funzionamento, la normale funzionamento, la

tensione di programmazione tensione di programmazione deve essere significativamente deve essere significativamente

più alta della tensione di lavoro più alta della tensione di lavoro dell’array.dell’array.

Operazioni


OrganizzazioneOrganizzazione

Le celle di nanoarray vengono strutturate in Le celle di nanoarray vengono strutturate in array più grandi connessi attraverso array più grandi connessi attraverso nanofili.nanofili.

La disposizione delle celle è tale per cui le La disposizione delle celle è tale per cui le connessioni sono solo a 90° tipo connessioni sono solo a 90° tipo modello Manhattan.modello Manhattan.

Come si può notare ogni 4 nanoarray ci Come si può notare ogni 4 nanoarray ci sono 2 decoder di pull up e 2 di pull sono 2 decoder di pull up e 2 di pull down.down.

Fig 11: Schema di una possibile topologia


Densità dei punti di Densità dei punti di contattocontatto

Area occupata da un incrocio di NWs = WArea occupata da un incrocio di NWs = Wmolecularmolecular22

(W(Wmolecular molecular = lunghezza di un passo molecolare)= lunghezza di un passo molecolare)

La densità reale degli incroci è minore di 1/ WLa densità reale degli incroci è minore di 1/ Wmolecularmolecular22

Occorre tenere conto dell’indirizzamento e dell’interfaccia CMOSOccorre tenere conto dell’indirizzamento e dell’interfaccia CMOS

La larghezza totale di una cella di nanoarray di dimensione N è:La larghezza totale di una cella di nanoarray di dimensione N è:

SSarray array = W= WCMOSCMOS * (N * (Naa) + W) + Wmolecularmolecular * (N + N * (N + Naa))

(W(WCMOSCMOS = passo dei fili micrometrici; N = passo dei fili micrometrici; Naa = numero di fili d’indirizzamento) = numero di fili d’indirizzamento)

AAbitbit = = SSarrayarray22/N/N2 2 == area occupata da ogni crosspoint bitarea occupata da ogni crosspoint bit


Fig 12: Area di ogni bit vs. Area dei nanoarray, al variare di Wmolecular e WCMOS

Densità dei punti di Densità dei punti di contattocontatto



La soluzione per aggirare i difetti è rappresentata dalla La soluzione per aggirare i difetti è rappresentata dalla ridondanza dei fili e degli arrayridondanza dei fili e degli array, in modo da realizzare le , in modo da realizzare le funzioni logiche solamente nelle porzioni di struttura funzioni logiche solamente nelle porzioni di struttura funzionanti.funzionanti.

Fig 13: Utilizzo della ridondanza per evitare i difetti


Se il numero di fili difettosi all’interno di un array supera il tasso di Se il numero di fili difettosi all’interno di un array supera il tasso di ridondanza previsto in fase di progetto, l’intero array viene scartato e le ridondanza previsto in fase di progetto, l’intero array viene scartato e le operazioni logiche vengono svolte dalle strutture funzionanti.operazioni logiche vengono svolte dalle strutture funzionanti.


Si possono individuare due cause di difetti nelle strutture CNTs – NWs:Si possono individuare due cause di difetti nelle strutture CNTs – NWs:

Il collegamento CNT – NW viene a mancare con una certa probabilità PIl collegamento CNT – NW viene a mancare con una certa probabilità PCC

Si verifica una rottura o un corto circuito in prossimità di una giunzione con Si verifica una rottura o un corto circuito in prossimità di una giunzione con probabilità Pprobabilità PJJ

Da ciò si evince che la probabilità che un tubo lungo N non contenga difetti è:Da ciò si evince che la probabilità che un tubo lungo N non contenga difetti è:

PPTUBETUBE = (1 – P = (1 – PCC))22 * (1 – P * (1 – PJJ))NN

Gli attuali esperimenti mostrano Gli attuali esperimenti mostrano PPC C > P> PJJ..

Attualmente Attualmente PPC C < 5%< 5%. Questa soglia è tuttavia migliorabile con lo sviluppo dei . Questa soglia è tuttavia migliorabile con lo sviluppo dei

processi industriali.processi industriali.


Rappresentazione dei Rappresentazione dei difetti nei decoderdifetti nei decoder

Il rendimento della struttura può essere analizzato sotto due aspetti:Il rendimento della struttura può essere analizzato sotto due aspetti:

Fig. 14:

percentuale di resa vs. dimensione dell’array, al variare di PC e PJ.

Rendimento dei decoderRendimento dei decoder Resa dei tubi indirizzatiResa dei tubi indirizzati


Aspetti energeticiAspetti energeticiLa densità di potenza della rete in un’architettura NOR è circa uguale a:La densità di potenza della rete in un’architettura NOR è circa uguale a:

PPDENSITY DENSITY = P= PNORNOR/ (N*A/ (N*ANETBITNETBIT))

(A(ANETBIT NETBIT = area considerata al netto dei tassi di rendimento)= area considerata al netto dei tassi di rendimento)

Ciascun array dissipa una potenza PCiascun array dissipa una potenza PNOR NOR su una superficie pari all’area di su una superficie pari all’area di

un incrocio moltiplicata per la lunghezza dei fili dell’array (N) un incrocio moltiplicata per la lunghezza dei fili dell’array (N)

EsempioEsempio: Con P: Con PNORNOR = 0.1 = 0.1 µµW e un array 500*500 otteniamo una W e un array 500*500 otteniamo una dissipazione pari a dissipazione pari a 40 W/cm40 W/cm22 (quando A (quando ANETBITNETBIT = 500 nm = 500 nm2 2 e We WMOLECULARMOLECULAR = 10 nm) e = 10 nm) e 10 W/cm10 W/cm22 (quando A (quando ANETBITNETBIT = 2000 nm = 2000 nm2 2 e We WMOLECULARMOLECULAR = 20 = 20 nm)nm)

Utilizzando architetture più complesse tipo logiche precaricate è Utilizzando architetture più complesse tipo logiche precaricate è possibile diminuire la potenza statica dissipata.possibile diminuire la potenza statica dissipata.


Considerazioni e Considerazioni e questioni apertequestioni aperte

Necessità di ottimizzare alcuni aspetti legati all’architettura:Necessità di ottimizzare alcuni aspetti legati all’architettura:Riduzione della potenza dissipataRiduzione della potenza dissipataFabbricazione del decoderFabbricazione del decoderCustomizzazioneCustomizzazioneAutoprogrammazioneAutoprogrammazioneAumento del rendimentoAumento del rendimento

Necessità di sviluppare ulteriori capacità nell’assemblamento e ordinamento dei Necessità di sviluppare ulteriori capacità nell’assemblamento e ordinamento dei nanotubi di carbonio, nonché nel controllo delle loro proprietà elettriche.nanotubi di carbonio, nonché nel controllo delle loro proprietà elettriche.

Necessità di migliorare le tecniche di misura con le quali vengono studiate Necessità di migliorare le tecniche di misura con le quali vengono studiate determinate proprietà elettriche dei componenti nanometrici (soprattutto i valori di determinate proprietà elettriche dei componenti nanometrici (soprattutto i valori di resistenza, alcuni dei quali attualmente sono solo stimati).resistenza, alcuni dei quali attualmente sono solo stimati).


Considerazioni e Considerazioni e questioni apertequestioni aperte Necessità di rendere l’architettura sempre più in grado di tollerare e aggirare i Necessità di rendere l’architettura sempre più in grado di tollerare e aggirare i

difetti. Un’architettura a scala nanometrica priva di difetti sarebbe infatti difetti. Un’architettura a scala nanometrica priva di difetti sarebbe infatti attualmente molto dispendiosa (se non addirittura infattibile con le conoscenze attualmente molto dispendiosa (se non addirittura infattibile con le conoscenze moderne). Studi in questa direzione sono stati condotti all’HP, nell’ambito del moderne). Studi in questa direzione sono stati condotti all’HP, nell’ambito del progetto TERAMAC.progetto TERAMAC.

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realizzazione di array

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valori di resistenza