まとめ◆カスケードPLL構成により、50MHzという　低周波のリファレンスから、9.6GHzの　高周波での注入同期を実現◆半整数倍注入同期により、7.2GHzで　-101dBc/Hzの位相雑音を実現(25dBの改善)

Vinj

Vin

Vinb

Voutb

Vout

+- +

-+- +

-

Bias-Level-Shift Circuit

(a) ring-VCO in MainPLLVinj

VbVb VbnVbn

Vb

V1

V1b

V2

V2b

VDD

Vb Vbn

Vin

Voutb

0.38mm 0.21

mm

RPL

L0.

26m

m

0.12mm

MPLL

回路詳細および測定結果

(a) without injection locking (b) with injection locking

spectra at 7.2GHz output

(a) without injection locking (b) with injection locking

spectra at 9.6GHz output

-160

-140

-120

-100

-80

-60

50-MHz reference

1.6GHz w/i inj

1.6GHz w/o inj

7.2GHz w/o inj7.2GHz w/i inj

104 105 106 107

Offset frequency [Hz]103

Pha

se n

oise

[dB

c/H

z]

-160

-140

-120

-100

-80

-60

50-MHz reference

104 105 106 107

Offset frequency [Hz]103

Pha

se n

oise

[dB

c/H

z] 9.6GHz w/o inj

9.6GHz w/i inj

0.11mm2

+- +

-+- +

-

Bias-Level-Shift Circuit

Vinj

VbVb VbnVbn

Vb

V1

V1b

V2

V2b

+- +

-+- +

-

VbVb VbnVbn

V3

V3b

V3

V3b

(c) ring-VCO in Reference PLL

biasnbias

VDD

bias

bias,biasn

biasn

bias

0 1.0

bias

Res

ista

nce

biasnbias

total

0 1.0

Level Shift

Vthp

VDD VDD

VDD VDD VDD

(b)bias levelshft circuit

半整数倍注入同期

分解能を保ちつつ,より高周波の信号を注入 integral subharmonic injection-locked (fo=3finj)

half-integral subharmonic injection-locked (fo=1.5finj)

phase corrections by injection signals

更なる位相雑音の改善

RingVCO2

PFD

Divider2

÷24,36

finj2=0.2,1.6GHz∆T

CP

LF2Pulser

RingVCO1

PFD

Divider1

÷32

finj1 (=fref)∆T

CP

LF1Pulser

ReferecePLL MainPLL

1.6GHz÷1,8

÷4,8 7.2,9.6GHzfref=

50MHz

提案構成カスケードPLL構成

低周波の外部注入から高周波での同期を実現

初段の出力を次段に注入

●低スプリアス化●広帯域化●更なる低位相雑音化(This work)●高周波化(This work)

課題

●●●

finj 2finj 3finj 4finj Nfinj f0

●●●

finj 2finj 3finj 4finj Nfinj f0f f

t t

refout ff / が大きいときのロックが困難

0/ PPinjNL ∝ω

注入同期によるRingVCOの位相雑音の改善VCO

fREF fo

VCOfREFVtune

fout

foutb ∆φ

∆φ

Ideal fo

Actual fo

∆φ=0time

fREF for IL

LC-VCO Ring-VCO

位相雑音 ○ ×消費電力 ○ △

チューニングレンジ △ ○

チップ面積 × ◎

LC-VCOとRingVCO

26μm30μm

Buffer

Ring-VCOCore

●アプローチ

低位相雑音かつ小面積な　　　　　　　　　　　　　　RFシンセサイザーの実現

目的

半整数倍注入同期による低位相雑音カスケードPLL

　　　　　　　　　　　　　　東京工業大学発表者：池田　翔　　代表者：益　一哉

Masu GroupTokyo Tech