Altium Designer Fundamental Training

CourseDay 3 PM

- Miscellaneous Knowledge

内容• 电路与 PCB设计的一些问题

– 电源供应与去耦– 数字地与模拟地– 布局与抗干扰– 信号传输与回流– 差分线– 传输线与阻抗匹配– 带状线与微带线– 串扰– 线长– 接口电平与电平转换

• 多层板的叠层方式• 常见封装

– 贴片电阻、电容、电感– SOT89 、 SOT223 、 SOT23– SO 、 SOP 、 TSOP 、 TSSOP 、 SON 、 QFP 、 TQFP 、 TSQFP 、 QFN 、 BGA

电源供应与去耦• 电源供应

– 当系统中多个 PCB或一个 PCB上的多个用电部分有公共的接地和供电路径时，一个部分的耗电电流波动会导致公共路径上的电压降波动，进而导致其它部分供电电压的波动，这是应当避免的，特别是对于模拟电路– 对于多 PCB的系统，电源应采用星型连接– 对于 PCB，应使用粗导线布置电源和地、或采用大面积铺铜

电路板1 电路板2 电路板3

电源

电路板1 电路板2 电路板3

电源

电源供应与去耦• 去耦

– 电源和地供应线路一般会较长，具有较大的交流阻抗（主要是感抗）– PCB上的某个用电部分（比如一个 IC、或者 IC上的每一个电源引脚）如果耗电电流变化较快，那么供电路径可能无法供应迅速变化的电流（高频响应差）– 另一方面，由于一个电路部分耗电电流引起的公共供电路径上的压降变化会导致的其它用电部分的电压变化– 因此，可以在每个用电部分的电源端口处增加对地的电容，这个电容一般需要高频响应比较快，弥补长供电路径的高频响应不足——“这个电容平常充着电，在电路突然需要一个脉冲电流供应的时候，供电路径来不及响应，就由这个电容对电路放电提供”，这个电容称为“去耦电容”

C10.1uF

C20.1uF

C30.1uF

C60.1uF

C70.1uF

C80.1uF

C90.1uF

C100.1uF

C290.1uF

C350.1uF

C400.1uF

C410.1uF

GND

C130.1uF

C140.1uF

C150.1uF

C160.1uF

C420.1uF

C430.1uF

C440.1uF

GND

C270.1uF

C280.1uF

C240.1uF

C250.1uF

C190.1uF

C220.1uF

C450.1uF

C390.1uF

3V3 1V2

数字地与模拟地• 数字地与模拟地

– 数字电路（中的门、触发器）工作于通断状态下，它的耗电电流会有瞬时的突变（主要集中在触发器翻转的瞬间– 数模混合电路中，模拟部分需要连续稳定的供电，而数字部分的电流瞬时变化会造成公共路径的压降突变，对模拟电路的影响会很大– 为了避免数字部分对模拟部分影响，一般需要将数模的电源隔离、地线隔离——这便有了模拟地和数字地之分– 最理想的隔离方法便是独立电源供电，比较实际的方法是使用同一电源，通过电感隔离去耦后分别连接模拟部分与数字部分，地线（对于 PCB一般是铺地）分隔，只在少数地方相连

布局与抗干扰• 布局与抗干扰

– 布局时，应尽量让相关模块靠近，以便使得所有重要信号的走线尽量短– 一个电路单元，其信号输入走线应尽量远离信号输出走线，不能让它们靠的太近或并行– 一个电路单元，输入信号和输出信号的走线应尽量远离电源线– 相邻的电感器，应该相互远离或者相互垂直，以免产生互感– 电路中的射频部分应使用屏蔽，并尽量远离其它部分– 高速数字电路应远离处理小信号的模拟部分– 开关电源、 DC-DC变换器会产生较大的电磁干扰，应远离模拟部分，或加屏蔽，它们使用的电感应尽量采用封闭式的电感– 包含电机驱动、大继电器驱动的电路，应远离小信号模拟部分，最好能将大电流驱动部分与电路其它部分隔离，可采用光耦等器件

信号传输与回流• 单端信号

– 电压是相对的，需要参考；电流不能无限累积，需要回流（回路），传输任何信号不能只用一根导线– 用一根导线传输一个信号，同时多个信号采用公共的地作为参考，这样的信号称为“单端信号”– 与单端信号相对地，有“差分信号”，差分信号使用两根导线传输一个信号，互为参考，形成无需“地”干预的回流路径– 高速单端信号传输时，一定要有紧邻的“地”线伴随，便于电流回流，同时信号线与地线围成的面积应尽量小，以减小路径的感抗– 对于线缆，应保证每个信号附近有地线伴随；对于 PCB，应保证信号线下（或周围）的地平面完整

地平面 地平面

ZL ZL

GS SGS SG

12345678910

11121314151617181920

P1

Header 10X2H

GND

P42P43P44P46P49P50P51

P39

3V3

差分线• 差分线

– 差分线是用于传输一个信号的两根导线，称为“ p”（正、同相）和“ n”（负、反相），它们互为参考，形成回流路径– 差分信号关注两根线上的压差，而不关心每根线上的电压– 如果 p线和 n线相互靠近则

• 路径感抗会很小• 它们受到的干扰会很一致，而这种一致的干扰（共模干扰）是不被关注的

– 差分线适宜于传输高速信号并具有良好的抗干扰能力– 通常差分线中的两个导线也都是传输线（微带线或带状线，见后文）

差分线• Altium Designer中的差分线

– 原理图中通过网络标号（以“ _P”和“ _N”结束）和差分线标记（“ P - V - F”）定义差分对– PCB规则中设置差分对的布线要求

SIG_PSIG_n

传输线与阻抗匹配• 集总系统与分布系统

– 信号在 PCB导线上传播的速度是：其中 εr是板材的相对介电常数，对于 FR-4板材上的 PCB走线，信号在其中的传播速度为 137mm/ns，这是一个有限的值– 由于信号传播速度有限，如果信号变化太快，以至于在一根导线上传播时，一端的电压发生了显著变化而另一端电压还没有来得及变化，此时的系统称为“分布系统”，这时的导线称为“传输线”– 如果信号中的最高频率分量对应的波长（在导线中的波长）小到与导线长度可比拟，则该导线成为传输线

r

nsmm

/300

传输线与阻抗匹配• 传输线的特征阻抗

– 形象地说：“信号电压的变化在传输线中“向前推进”时，会遇到一个等效于纯电阻的阻碍作用”，这称为“传输线的特征阻抗”，它在数值上等于传输线分布电感除以分布电容的商的平方根，常见的同轴电缆的特征阻抗为 50Ω• 阻抗匹配

– 信号从源端进入传输线以及从传输线进入末端时，如遇阻抗突变，将发生反射现象，使得信号能量不能完好的传输——类似于光在传播过程中遇到介质突变时会在介质交面上发生反射– 为了避免信号反射，应做阻抗匹配，包括：

• 源端匹配：使源端信号输出阻抗等于传输线特征阻抗（ ZS=Z0），可防止源端反射• 末端匹配：使末端信号输入阻抗等于传输线特征阻抗（ ZL=Z0），可防止末端反射

VS

ZS ZL

ISZS

ZL

Z0(ω)

Z0(ω)

带状线与微带线• 在 PCB上的传输线

– 在 PCB上布置特征阻抗稳定的传输线，有两种方式：• 带状线：夹在两个完整地平面（或一个完整地平面和一个完整电源平面）之间的宽度固定的导线• 微带线：位于 PCB表层，与完整地平面相邻，宽度固定的导线

– 其中微带线比较常用，它们的特征阻抗与自身宽度、介质介电常数、介质厚度等有关，在Altium Designer中，设定好板层厚度、介质厚度与介电常数后，在布线时，按“ Tab”键，可以看到 AD自动计算的特征阻抗，更改布线宽度，阻抗会随之变化

带状线与微带线• Altium Designer中，导线特征阻抗的规则

填写适用的网络

填写特征阻抗范围

带状线与微带线• 从原理图中设置规则

– 也可在原理图中放置 PCB Layout Directive，“ P - V - P”，在同步过程中，其内容会被导入 PCB

串扰• 串扰

– 两条靠近且平行的导线间存在着互感和互容，会导致两条导线相互间产生耦合，其上的信号会相互干扰– 如果两条平行导线足够长，并且间距足够小，产生串扰是不可忽略的– 为了减小串扰，应让两根导线尽量远离或让它们的并列长度尽量短– 如有可能在两根导线之间放置地线（或铺地）是非常有效的办法

• Altium Designer中，关于串扰的规则

间距并列长度

填写适用的对象（网络）填写适用的对象（网络）

线长与配长• 线长

– 由于导线中信号传输速度不是无限的，对于高速信号，导线长度导致的信号延迟可能不能忽略– 对于相关的信号，例如数据与时钟、总线上的不同位，它们的走线长度可能需要匹配，差异不能太大

• Altium Designer中，线长的规则

最小线长最大线长

设定适用的网络

接口电平与电平转换• 接口电平

– 随着半导体技术的发展，集成电路的制程越来越小，功耗越来越小，供电电压和接口电平也越来越低– 从 5V 的 TTL电平发展至今，出现了下列多种主流的单端电平规范

• TTL ： 5V ， BJT工艺，或 CMOS工艺兼容• CMOS ： 5V ， COMS工艺• 3.3V-LVTTL 、 3.3V-LVCMOS ： 3.3V ， TTL工艺、 COMS工艺• 3.0V 、 2.5V 、 1.8V 、 1.5V 、 1.2V 、 0.9V-LVCMOS

– 差分电平规范• SSTL-2 、 -1.8 ； HSTL-2 、 -1.8 、 -1.5 、 -1.2• DSSTL 、 RSDS 、 PPDS 、 LVDS 、 mini-LVDS

接口电平与电平转换• 电平转换

– 单端电平转换，对于需要连接的不同接口电平的管脚，如果能满足以下条件，那么它们便能直接相连：• 电平输出者输出的高电平高于接受者要求的输入高电平的最小值• 电平输出者输出的低电平低于接受者要求的输入低电平的最大值• 在输出任何电平时，输出者能提供的电流（流出或灌入）大于接受者要求的电流（灌入或流出）• 电平输出者输出的高电平电压不超过接受者能容忍的最大电压

– 如果不满足上述条件，就必须进行电平转换• 单向转换，可采用分压方式，或采用二极管压降抬高或降低电压• 双向转换，需要采用专门的转换芯片，如 TI公司的“ 74TVC”等系列、 ADI公司的“ ADG3304”等、MAXIM公司的“MAX3378”等

CMOS LVCMOS

5.1KΩ

10KΩ

LVCMOS CMOS

10KΩ1N4148

Vdd

ADG3304 MAX3378

多层板的叠层方式• 多层板的叠层一般要保证每一个信号层总有一个邻层为地平面或电源平面• 叠层方式并没有严格的规范，下表是常见的叠层方式

– 括号内为信号层数量– 带 *号的信号层为没有相邻地或电源平面的信号层，其中不宜布置高速信号线

4 层(2)

6 层(4)

8 层(4)

8 层(5)

8 层(6)

10 层(6)

10 层(7)

12层(8)

12 层(9)

1 S S S S S S S S S2 G G G G G G G G G3 P S P S S S S S S4 S S S P S* S S S S*5 P S S S* P/G P P/G S6 S P S S P S S P7 G G P S S* S S8 S S S S S P S*9 G G S S*10 S S S S11 G G12 S S

常见封装• 在 AD中，大部分的贴片封装名后面带有字母“ N”、“ L”或“ M”，它们表示封装中焊盘的相对大小：

– L： Large，较大– N： Normal，正常– M： Minimum，较小

• AD中，封装名的解读– 如： TSQFP50P1200X1200-64N

Thin Shrink Quad Flat Package,0.50mm Pitch,12.00mm×12.00mm Size(含引脚的尺寸 ),64 Pin,Normal Pad

• 贴片电阻、电容、电感– RESCaabb ： Resistor Chip，长： aa × 0.1mm，宽： bb × 0.1mm– CAPCaabb ： Capacitor Chip，长： aa × 0.1mm，宽： bb × 0.1mm– INDCaabb ： Inductor Chip，长： aa × 0.1mm，宽： bb × 0.1mm

常见封装• 贴片二极管、三极管等

– 3~6个引脚的封装有很多种，常用的有以下几种：• SOT89 、 SOT223 、 SOT23

• 贴片集成电路– 多引脚的贴片封装多种多样，引脚间距（ Pitch）也多种多样，常见的间距有：

• 1.27 、 1.00 、 0.80 、 0.65 、 0.50 、 0.40– 常见的封装样式有：

• SO 、 SOP ： Small Outline Package，矩形，双列焊盘– 常见 Pitch ： 1.27 、 1.00 (SOP) 、 0.80 (SOP) 、 0.65 (SOP)

• TSOP ： Thin Small Outline Package，薄矩形，双列焊盘– 常见 Pitch ： 0.80 、 0.65

• TSSOP ： Thin Shrink Small Outline Package，薄紧缩的矩形，双列焊盘– 常见 Pitch ： 0.50 、 0.40

• SON ： Small Outline No-Lead，矩形，双列焊盘，无引出脚（引脚紧贴封装）– 常见 Pitch ： 0.65 、 0.50 、 0.40

• QFP ： Quad Flat Package，矩形或正方形，四列焊盘– 常见 Pitch ： 1.00 、 0.80 、 0.65

• SQFP ： Thin Quad Flat Package，紧缩的矩形或正方形，四列焊盘– 常见 Pitch ： 0.50 、 0.40

• TQFP (TSQFP) ： Thin (Shrink) Quad Flat Package，薄紧缩的矩形或正方形，四列焊盘– 常见 Pitch ： 0.80 、 0.65 、 0.50 、 0.40

• QFN ： Quad Flat No-Lead，正方形，四列焊盘，无引出脚（引脚紧贴封装）– 常见 Pitch ： 1.00 、 0.80 、 0.65 、 0.50 、 0.40

常见封装• PCB中的封装示例