MAX+PLUS II MAX+PLUS II 软件介绍软件介绍

自动化学院 电子系自动化学院 电子系

一、一、 EDA EDA 技术及其发展 技术及其发展 11 、什么是、什么是 EDAEDA ？ ？ EDAEDA （ （ Electronics Design AutomationElectronics Design Automation ）） 源自源自 CADCAD 、、 CAMCAM 、 、 CATCAT 和 和 CAECAE

以计算机为工具以计算机为工具 基于基于 EDA EDA 软件平台软件平台 以原理图、波形图或硬件描述语言以原理图、波形图或硬件描述语言（（ HH

DLDL ） 等多种输入方式） 等多种输入方式为系统功能描述为系统功能描述手段手段

自动地完成编译、综合、优化、仿真、自动地完成编译、综合、优化、仿真、布局布线布局布线

对目标芯片编程下载等对目标芯片编程下载等

22 、、 EDAEDA 的发展概况的发展概况

CADCAD 阶段（阶段（ 2020 世纪世纪 6060 年代中～年代中～ 8080 年代年代初）初）

CAECAE 阶段（阶段（ 2020 世纪世纪 8080 年代初～年代初～ 9090 年代年代初）初）

EDAEDA 阶段（阶段（ 2020 世纪世纪 9090 年代以来）年代以来）

33 、、 EDAEDA 与现代电子系统设计与现代电子系统设计现代电子系统设计的特点现代电子系统设计的特点 ： ：①① 采用中、大规模集成电路和专用芯片来设计电采用中、大规模集成电路和专用芯片来设计电

路；路； ②② 采用基于采用基于 EDAEDA 工具和可编程器件的设计方法工具和可编程器件的设计方法 ③③ 采用自顶向下（采用自顶向下（ Top to DownTop to Down ）的层次化设计）的层次化设计

方法方法

44 、、 EDAEDA 技术的范畴和功能技术的范畴和功能

数字系统模块化设计 器件模型库系统仿真

数字电路设计 模拟电路设计

CPLD/FPGA 设计 ASIC 版图设计 PCB 设计 混合电路设计

EDA 工具

FPGA - FieldFPGA - Field Programmable Gate Array Programmable Gate Array• 基于查找表的结构模块基于查找表的结构模块

CPLD - Complex Programmable Logic DeviceCPLD - Complex Programmable Logic Device • 基于乘积项的结构模块基于乘积项的结构模块

二、二、 PLDPLD 的两种基本结构的两种基本结构

aa 、、 可编程的“与”阵列，固定的“或”阵列可编程的“与”阵列，固定的“或”阵列bb 、 用于逻辑综合及取“反”的“异或“门、 用于逻辑综合及取“反”的“异或“门cc 、 容量受乘积项数量的限制、 容量受乘积项数量的限制dd 、 输入引线多、 输入引线多

1 ）基于乘积项的结构模块结构原理与特点：

MAX7000S MAX7000S 系列的内部互连结构系列的内部互连结构 --CPLD--CPLD

Logic Array Block

可编程连线阵列

MAX7000S MAX7000S 系列的宏单元结构系列的宏单元结构-------- 乘积项结构乘积项结构

PRN

CLRNENA

逻辑阵列

全局清零

共享

逻辑

扩展项

清零

时钟

清零选择

寄存器旁路

并行

扩展项

通往 I/O模块

通往 PIA

乘积项选择矩阵

来自 I/O 引脚

全局时钟

QD

EN

来自 PIA的 36 个信号

快速输入选择2

22 ）基于查找表的结构模块）基于查找表的结构模块 • 一个一个 NN 输入查找表 输入查找表 (LUT(LUT ，， Look Up Table)Look Up Table) 可可

以实现以实现 NN 个输入变量的任何逻辑功能，如 个输入变量的任何逻辑功能，如 NN输入“与”、 输入“与”、 NN 输入“异或”等。输入“异或”等。

• 输入多于输入多于 NN 个的函数、方程必须分开用几个查个的函数、方程必须分开用几个查找表（ 找表（ LUTLUT ）实现）实现

输出

查黑找盒表子

输入 1

输入 2

输入 3

输入 4

... IOC

IOC

IOC

IOC. . .

ALTERA FLEX ALTERA FLEX 系列结构图系列结构图—— FPGAFPGA

...IOCIOC...IOC

IOC

...IOCIOC...IOC

IOC

逻辑单元... IOC

IOC ... IOC

IOC

IOC

IOC. . .

快速通道互连

逻辑阵列块 (LAB)

IOC

IOC. . .

FLEX FLEX 系列的逻辑单元系列的逻辑单元—查找表结构—查找表结构

数据 1

Lab 控制 3

LE 输出

进位链 级联链查找表 (LUT)

清零和预置逻辑

时钟选择

进位输入

级联输入

进位输出 级联输出

Lab 控制 1

CLRN

D Q数据 2数据 3数据 4

Lab 控制 2

Lab 控制 4

三、三、 EDAEDA 工具软件工具软件☺☺ 常用的常用的 EDAEDA 工具软件种类有：工具软件种类有：11 ）） ALTERAALTERA ： ： MAX+PLUSIIMAX+PLUSII 、、 QUARTUSQUARTUS22 ）） XILINXXILINX ： ： FOUNDATIONFOUNDATION

33 ）） LATTICELATTICE ： ： isp EXPERT SYSTEMisp EXPERT SYSTEM 、 、 isp Synisp Synario Starter ario Starter 、、 ispDesignExpertispDesignExpert

44 ）） FPGA ExpressFPGA Express 、、 SynplifySynplify 、、 Leonardo SpectruLeonardo Spectrum ...m ...

四、四、 EDAEDA 软件开发工具软件开发工具 ---MAX PLUSII ---MAX PLUSII 简简介介 1. 1. 什么是什么是 MAX+PLUS II?MAX+PLUS II?◊ ◊ 一个全面集成的 一个全面集成的 CPLD/FPGA CPLD/FPGA 开发系统开发系统◊ ◊ 提供与器件结构无关的开发环境提供与器件结构无关的开发环境 支持所有的中低密度支持所有的中低密度 AlteraAltera 产品产品 (( 所有器件使用一个库所有器件使用一个库 ))

◊ ◊ 广泛满足设计需求广泛满足设计需求 设计输入设计输入 综合综合 布局和布线 布局和布线 (( 装入装入 )) 仿真仿真 定时分析定时分析 器件编程器件编程 ◊ ◊ 支持多种平台 支持多种平台 ( PC( PC 机和工作站 机和工作站 ))

◊ ◊ 支持多种 支持多种 EDAEDA 软件和标准软件和标准 ◊ ◊ 提供广泛的联机帮助提供广泛的联机帮助

1. 1. 什么是什么是 MAX+PLUS II?MAX+PLUS II?◊ ◊ 一个全面集成的 一个全面集成的 CPLD/FPGA CPLD/FPGA 开发系统开发系统◊ ◊ 提供与器件结构无关的开发环境提供与器件结构无关的开发环境 支持所有的中低密度支持所有的中低密度 AlteraAltera 产品产品 (( 所有器件使用一个库所有器件使用一个库 ))

◊ ◊ 广泛满足设计需求广泛满足设计需求 设计输入设计输入 综合综合 布局和布线 布局和布线 (( 装入装入 )) 仿真仿真 定时分析定时分析 器件编程器件编程 ◊ ◊ 支持多种平台 支持多种平台 ( PC( PC 机和工作站 机和工作站 ))

◊ ◊ 支持多种 支持多种 EDAEDA 软件和标准软件和标准 ◊ ◊ 提供广泛的联机帮助提供广泛的联机帮助

设计输入文件设计输入文件

MAX+PLUS II的图形编辑器

MAX+PLUS II的文本编辑器

MAX+PLUS II的符号编辑器

MAX+PLUS II的版图编辑器

顶层文件

.gdf

顶层设计文件可以是下列格式： .gdf, .tdf, .vhd, .sch, 和 .edf

.wdf .vhd .sch .edf .xnf

图形文件

波形文件

文本文件

图形文件

文本文件

文本文件

从其他 EDA

工具输入

OrCAD

Synopsys,ViewLogic,Mentor Graphics,等厂商的 EDIF 文件

XilinxMAX+PLUS

II自身产生

VHDL/Verilog

波形输入

图形输入

.tdf

文本文件

AHDL

2. MAX+PLUSII2. MAX+PLUSII 的设计流程的设计流程

应用系统产品

设计要求

功能校验、时序仿真

设计输入

器件编程

应用系统硬件测试

设计编译设计编译

设计修正

3. MAX+PLUS II 3. MAX+PLUS II 的操作环境的操作环境 工具栏提供常用功能的快速启动

状态提示条简要描述被选中的菜单命令和工具栏按钮

“MAX+PLUS II” 菜单使你访问到MAX+PLUS II 的所有功能

“Help”菜单为你提供联机帮助

工程路径和工程名称

44 、、 MAX+PLUS II MAX+PLUS II 的基本操的基本操作作 设计输入设计输入 编译编译 仿真仿真 编程编程

首先建立新目录！

为设计工程建立一个新的目录

新建目录

打开原理图编辑窗

选原理图编辑器

用鼠标双击图面

基本逻辑器件库， 双击之

二输入与门

用键盘打入输入引脚名，并回车

同样方法引进输出引脚

将半加器原理图存盘

文件取名为 adderh.gdf

将半加器变成一单一元件，并入库

注意，选此目录，可将当前文件变成原理图软件入库！

将当前设计文件设定为工程文件

注意，此路径的指示文件始终指向当前的工程文件！

开始编译 / 综合工程文件 ---半加器

消掉此设置

为顶层设计文件 -- 全加器的设计 另建一原理图编辑窗

打开原理图编辑窗

设计全加器原理图

存盘！

将当前文件设置成工程文件！

双击鼠标

编译 / 综合前选定适配元件

选择适配器件

再选择适当的器件，以下假设所选的器件是 EPF10K10LC84

选择器件系列

编译！

选择波形编辑器

仿真测试全加器的逻辑功能

建立波形仿真文件

输入测试信号

输入测试信号

全加器端口信号

按此键

设置输入信号电平，启动仿真器

启动仿真器

时序仿真

逻辑测试正确

怎样利用 GW48-CK 系统测试我的设计项目呢？----参见书附录 B(P225)！

5.在 EDA 实验系统上测试设计的结果

(1) 选择电路结构模式 ------ 选 NO.5

键 3 定义为： cin键 3 定义为： cin

键 2 定义为： ain键 2 定义为： ain

键 1 定义为： bin键 1 定义为： bin

数码管 1显示： sum

数码管 1显示： sum

数码管 2显示： cout

数码管 2显示： cout

不妨作如下选择：不妨作如下选择：

输入 cin 输入 ain 输入 bin

按此键

选择电路模式 NO.5

显示 sum显示 cout

这里插上的是10K10目标板

(2)对于不同的器件，确定具体引脚号实验板上若插有 EPM7128 ，需选此列

对于电路模式 5 ，键 1对应于 7128 的第 4 脚，可输入 bin

键 2则对应 7128 的第 5 脚，可输入 ain ，依次类推。

根据电路结构模式 NO.5查上表， EMP7128 器件对应：

加数 ain : PIO1 -> IO1 对应引脚 -> 5

被加数 binB : PIO0 -> IO0 对应引脚 -> 4

加和 sum : PIO8 -> IO8 对应引脚 -> 15

低位进位 cin : PIO2 -> IO2 对应引脚 -> 6

高位溢出位 cout : PIO9 -> IO9 对应引脚 -> 16

(3)根据上表进行引脚锁定

对则进行引脚锁定

根据电路模式 5锁定器件引脚

逐一输入各信号引脚号

按此键，确定引脚号

双击此标号观察适配报告

(4) 引脚锁定后，再进行编译、综合和适配

双击此标号启动编程器

适配报告

用去两个逻辑宏单元

启动编程器并设置下载模式

编程窗口被打开

接着设置编程方式

选 Byteblaster （ MV ）

向 EMP7128 下载成功！

OK！

输入 bin=‘0’

输入 bin=‘1’

输入 cin=‘0’

输出 sum=‘1’

cout=‘0’

选择模式 5

bin=‘1’

ain=‘1’

cin=‘0’

sum=‘0’

cout=‘1’ ，有进位

bin=‘1’

ain=‘1’

cin=‘1’

sum=‘1’

cout=‘1’

THANK YOUTHANK YOU ！！BAYBAYBAYBAY ！！

谢谢观看 !