kuliah_17 - hazard pada rangkaian sekuensial
DESCRIPTION
Sub-Bab Sistem Digital 1TRANSCRIPT
SISTEM DIGITAL
Hazard pada Rangkaian Sekuensial
Hazard pada rangkaian sekuensial
• Pada rangkaian sekuensial sinkron, hazard tidak begitu menjadi masalah karena kesalahan sinyal yang sementara pada umumnya tidak menganggu.
• Pada rangkaian sekuensial asinkron, sinyal yang sejenak salah dapat menyebabkan rangkaian menuju ke keadaan (state) stabil yang salah.
2
x1
x2
Y = x1 x2 +x2’ y
y 00 01 11 10
0 0 0 1 0
1 1 0 1 1
x1 x2
y
Tabel transisi
Bila semula di y x1 x2 = 111 dan x2 : 10 Keadaan berikutnya seharusnya 110. Tetapi karena hazard, output Y
sementara bisa ke 0 Keadaan berikutnya menjadi 010 (salah) Kesalahan ini dapat dihilangkan dengan
menambah satu gerbang ekstra.
00 01 11 10
0 0 0 1 0
1 1 0 1 1
x1 x2
y
Peta untuk Y
Contoh
3
Essential hazard• Selain bahaya statis dan dinamis, ada bahaya lain yang bisa timbul
pada rangkaian sekuensial asinkron yaitu essential hazard.• Essential hazard dapat menyebabkan rangkaian menuju ke keadaan
(state) stabil yang salah bila terjadi perubahan input tertentu.• Essential hazard timbul disebabkan oleh delay yang tidak sama
sepanjang dua atau lebih lintasan yang berasal dari input yang sama.
• Untuk menghindari essential hazard :Atur besaran delay pada lintasan tertutup sehingga lebih panjang dari delay sinyal lain yang diakibatkan oleh perubahan input.
4
• Cara untuk menghindari bahaya pada rangkaian sekuensial asinkron adalah dengan mengimplementasikan rangkaian dengan SR latch.
• Struktur implementasi dengan latch adalah sbb:
QR
S
IMPLEMENTASI DENGAN SR LATCH
5
1. Tentukan spesifikasi desain.
2. Buat tabel primitifnya.
3. Reduksi tabel primitif dengan menggabungkan baris-baris.
4. Tentukan penamaan biner dari semua keadaan sehingga bebas pacuan.
5. Buat tabel transisi dan peta otputnya.
6. Gambarkan rangkaiannya dengan menggunakan SR latch.
6
PROSEDUR DESAIN
1. Tentukan spesifikasi desain. (??)2. Buat tabel primitifnya
7
Input OutputState T C Q Keterangan
a 1 1 0 Semula output 0 b 1 0 1 Setelah state a c 1 1 1 Semula output 1 d 1 0 0 Setelah state c e 0 0 0 Setelah state d atau f f 0 1 0 Setelah state a atau e g 0 0 1 Setelah state b atau h h 0 1 1 Setelah state c atau g
Menyalahi fundamental
mode
Contoh: Desain rangkaian negative-edge-triggered T-FF
Tabel aliran primitif
8
TC 00 01 11 10
a
b
c
d
e
f
g
h
f , 0
f , -
e , -
e , -
a , -
a , -
d , -
d , -
b , -
b , -
g , -
g , -
h , -
h , -
c , -
c , -
d , 0
c , 1
e , 0
f , 0
a , 0
b , 1
g , 1
h , 1
- , -
- , -
- , -
- , -
- , -
- , -
- , -
- , -
Input OutputState T C Q Keterangan
a 1 1 0 Semula output 0 b 1 0 1 Setelah state a c 1 1 1 Semula output 1 d 1 0 0 Setelah state c e 0 0 0 Setelah state d atau f f 0 1 0 Setelah state a atau e g 0 0 1 Setelah state b atau h h 0 1 1 Setelah state c atau g
3. Reduksi tabel primitif dengan menggabungkan baris-baris.
9
b
c
d
e
f
g
h
a b c d e f g
×
×
× e, gf, h
××
e, ga, c
××
f, ha, c
××
e, gf, h
×××
e, gb, d
××b, d×f, h ×
b, d×
e, ga, c
××
b, d×
a, c×
b, d×
e, gb, d
××
f, ha, c
××
f, h ×
a, c×
Tabel ImplikasiTC 00 01 11 10
a
b
c
d
e
f
g
h
f , 0
f , -
e , -
e , -
a , -
a , -
d , -
d , -
b , -
b , -
g , -
g , -
h , -
h , -
c , -
c , -
d , 0
c , 1
e , 0
f , 0
a , 0
b , 1
g , 1
h , 1
- , -
- , -
- , -
- , -
- , -
- , -
- , -
- , -
Tidak bisa digabung karena output tidak sama
Pasangan yang kompatibel: (a , f) (b , g) (b , h) (c , h) (d , e) (d , f) (e , f) (g , h)
Merger Diagram
10
a
b
d
e
f
h
cg
Himpunan kompatibel maksimum: (a , f) (b , g , h) (c , h) (d , e , f)
Tabel aliran yang tereduksi:
11
TC 00 01 11 10
a , f
b , g , h
c , h
d , e , f
f , 0
e , 0 a , -
d , -
b , -
g , 1
h , 1
c , -
d , 0
c , 1
a , 0
b , 1
g , 1
f , 0
e , -
h , 1
TC 00 01 11 10
a
b
c
d
a , 0
d , 0 a , -
d , -
b , -
b , 1
c , 1
c , -
d , 0
c , 1
a , 0
b , 1
b , 1
d , 0
d , -
b , 1
4. Tentukan penamaan biner dari semua state sehingga bebas pacuan
Diagram transisi :
12
b = 01a = 00
c = 11d = 10
TC
00 01 11 10
00
01
11
10
00 , 0
10 , 0 00 , -
10 , -
01 , -
01 , 1
11 , 1
11 , -
10 , 0
11 , 1
00 , 0
01 , 1
01 , 1
10 , 0
10 , -
01 , 1
y1 y2
5. Buat tabel transisi dan peta otputnya
13
00 01 11 10
00 10 00 00 01
01 01 01 11 01
11 01 11 11 10
10 10 10 00 10
TCy1 y2
Tabel transisi
00 01 11 10
00 0 0 0 x
01 1 1 1 1
11 1 1 1 x
10 0 0 0 0
TCy1 y2
Output Q = y2
6. Gambarkan rangkaiannya dengan menggunakan SR latch
Q sama dengan variabel keadaan y2
Membutuhkan dua buah latchTabel untuk latch 1:
14
00 01 11 10
00 1 0 0 0
01 0 0 1 0
11 0 x x x
10 x x 0 x
TCy1 y2
S1 = y2 T C + y2’ T’ C’
00 01 11 10
00 0 x x x
01 x x 0 x
11 1 0 0 0
10 0 0 1 0
TCy1 y2
R1 = y2 T’ C’ + y2’ T C
15
00 01 11 10
00 0 0 0 1
01 x x x x
11 x x x 0
10 0 0 0 0
TCy1 y2
S2 = y1’ T C’
00 01 11 10
00 x x x 0
01 0 0 0 0
11 0 0 0 1
10 x x x x
TCy1 y2
R2 = y1 T C’
Tabel untuk latch 2
Diagram rangkaiannya
16
Y1
Y1’
TC
QY2
Y2’
Referensi
• Morris Mano, Digital Design 5th Edition, Pearson Prentice Hall, 2011
17
Latihan1. Buatlah rangkaian yang tidak memiliki statis hazard dari fungsi boolean
F(A,B,C,D) = (0,2,6,7,8,10,12)2. Gambarkan diagram logika dari fungsi dengan bentuk product-of-sums
berikut ini:Y = (x1 + x2’) (x2 + x3)
Tunjukkan bahwa terdapat statis 0-hazard ketika nilai x1 dan x3 sama dan x2 berubah dari 0 ke 1. Cari cara untuk menghilangkan hazard dengan menambahkan 1 gerbang OR.
18