RANGKAIAN SEKUENSIAL

• Flip flop

• Model Rangkaian Sekuensial

• Finite State Machines

• Diskripsi FSM

• Contoh

Rangkaian Sekuensial

• Have memory (state)

– Present state depends not only on the current input,

but also on all previous inputs (history)

– Future state depends on the current input and state

))t(Q),t(X(F)t(Z

x1

x2

xn

z1

z2

zm

Z = z1 z2... zm

X = x1 x2... xn

Q = Q1 Q2... Qk

))(),(()( tQtXGtQ

Q

Flip-flops are

commonly used as

storage devices:

D-FF, JK-FF, T-FF

Model Rangkaian Sekuensial

• Sifat:

– Sinkron

– Asinkron

• Model:

– Moore

– Mealy

• Finite State Machine

– Jumlah state berhingga (2 hingga 2N)

Desain Synchronous

• Menggunakan Clock untuk meng-singkronkan semua operasi

FF, register, dan counter pada sistem

– Semua perubahan terjadi secara langsung mengikuti perubahan clock

– Periode clock harus cukup sehingga semua perubahan FF, register,

counter memiliki waktu yang cukup untuk menstabilkan statusnya

sebelum clock berubah ke keadaan selanjutnya

• Typical design: Control section + Data Section

Principles mendesain Synchronous

• Metoda– Semua input clock ke flip-flop, register, counter, dll,

digerakkan secara langsung dari clock sistem atau dari clock yang di-AND-kan dengan kontrol sinyal

• Hasil– Semua state berubah secara langsung mengikuti

perubahan sinyal clock dalam keadaan active edge

• Keuntungan – Semua switching transients, switching noise, dll. terdapat

di antara clock pulse dan tidak memiliki efek terhadap performansi sistem

Desain Asynchronous

• Kerugian- Lebih sulit– Masalah

• Race conditions: final state tergantung urutan perubahan variabel

• Hazards

– Diperlukan teknik spesial untuk mendesain agar kondisi race dan hazard terhindari

• Keuntungan = kerugian dari Desain Synchronous– Pada desain high-speed synchronous delay propagasi pada wiring

sangat significant sinyal clock harus hati-hati dirutekan sehingga dapat menjangkau semua perangkat pada waktu yang sama

– Inputs tidak sinkron dengan clock –dibutukan untuk mensingkronkan

– Siklus Clock is didefinisikan oleh delay dalam keadaan terburuk

Model Rangkaian Sekuensial (1)

Rangkaian Sekuensial: MooreOutputs hanya tergantung present state

))t(Q(F)t(Z

x1

x2

xn

z1

z2

zm

Z = z1 z2... zm

X = x1 x2... xn

Q = Q1 Q2... Qk

))t(Q),t(X(G)t(Q

Q

Model Umum dari Mesin Sekuensial Moore

))t(Q(F)t(Z

Inputs(X)

Clock

Z = z1 z2... zm

X = x1 x2... xn

Q = Q1 Q2... Qk

))t(Q),t(X(G)t(Q

Combinational

Network

State

Register

Next

State

Outputs hanya tergantung present state!

Outputs(Z)

State(Q)

Combinational

Network

Model Rangkaian Sekuensial (2)

Rangkaian Sekuensial: MealyModel Umum Rangkaian Sekuensial Mealy

(1) X inputs dirubah ke nilai yg baru

(2) Setelah delay, Z outputs dan next state tampil sebagai output di CM

(3) next state dihubungkan sebagai state register dan perubahan state

Finite State Machines (1)

• Representasi FSM:

– Diagram Keadaan

– Tabel Transisi Keadaan

– Bagan Algorithmic State Machines

– Hardware Description Language

• VHDL

• Verilog

• ABEL

Finite State Machines (2)

Finite State Machines (3)

Finite State Machines (4)

Finite State Machines (5)Rangkaian Sekuensial

FSM :

INIT

RDY

SEND

POLL

Rst

Strobe

Strobe

rdy_in

rdy_in

FSM:process(Rst, Clk)begin

if Rst’1’ thencurrent_state <= INIT;

elsif rising_edge(Clk) thencase current_state is

when INIT =>current_state <= RDY;

when RDY =>if strobe=’1’ then

current_state <= SEND;end if;

when SEND =>current_state <= POLL;

when POLL =>if rdy_in=’1’ then

current_state <= RDY;end if;

end case;end if;

end process;

Contoh: 8421 BCD to Excess3 BCD Code

Converterx z

QX (inputs) Z (outputs)

t3 t2 t1 t0 t3 t2 t1 t0

0 0 0 0 0 0 1 1

0 0 0 1 0 1 0 0

0 0 1 0 0 1 0 1

0 0 1 1 0 1 1 0

0 1 0 0 0 1 1 1

0 1 0 1 1 0 0 0

0 1 1 0 1 0 0 1

0 1 1 1 1 0 1 0

1 0 0 0 1 0 1 1

1 0 0 1 1 1 0 0

State Graph dan Tabel untuk Code Converter

Tabel Transision

K-maps

Implementasi

Flip Flop (1)

Flip Flop (2)

Flip Flop (3)

Flip Flop (4)

Flip Flop (5)

Flip Flop (6)

Konversi/Desain Flip-Flop

1. Dibatasi dengan asumsi bahwa mekanisme

clock tidak berubah

2. Alat bantu

– Diagram state FF yang didesain

– Tabel transisi FF yang didesain

– Map Entry, seluruh kemungkinan syarat

pencabangan di-AND-kan dengan syarat input

yang diperlukan

Contoh (1)

Jika diketahui tabel operasi dari suatu L-FF sbb :

Desain L-FF dari/menggunakan JK-FF

Qt

1

Qt+1L

1

0

Contoh (2)

• Desainlah GM-FF dg menggunakan JK-FF jika diketahui Tabel operasi

dari GM-FF sbb

Contoh (2)