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1
IMPULSEシンポジウム
「三次元集積に向けたGeトランジスタ」
産総研 ナノエレクトロニクス部門新材料デバイス集積グループ
遠藤和彦
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2 2
0.1
1
10
100
1000
2000 2005 2010 2015 2020 2025 2030
ネットワーク
ストレージ
光ネットワーク
不揮発メモリ
総インターネットトラヒック(T
bp
s)
100Tbps
将来のIT環境予測
サーバ
総務省:我が国のインターネットにおけるトラヒックの集計・試算
非シリコン3Dロジック
データフローセントリック
非連続的革新
情報量飛躍的増大
2025年データセンター消費電力 600億kWh/年
(データセンタ電力内訳)
(22%)
(7%)
(26%)
(グリーンIT推進協議会報告)
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3
プロセッサ30%
メモリ11%
HDD
6%
電源・ファン44%
その他9%
サーバー電力の30%をプロセッサが消費
LSIチップの低消費電力化が鍵
サーバーの消費電力内訳
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4
LSIの消費電力
P C VDD2 f n Ileak VDD
インターコネクトLow-k 材
低電圧化高移動度材料
新材料・新構造High-k
FD-SOI
マルチゲート
動作時消費電力 待機時消費電力
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5
材料電子移動度cm2/V・s
正孔移動度
cm2/V・s
融点℃
シリコン 1350 370 1410ゲルマニウム 3900 1900 983砒化ガリウム 9200 400
ゲルマニウムのメリット
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6
Geトランジスタ技術
• Geによる高速化・低消費電力化• 0.4V動作フィン型 Ge-CMOS実現へ
省電力ロジック(IMPULSE)
ソース ドレイン ソース ドレイン
Fin型nMOS
Fin型pMOS
絶縁膜
Ge Ge Ge
金属ゲート 金属ゲート
低欠陥基板作製MOS界面の性能向上移動度向上Ge-金属コンタクト抵抗低減化
課題:
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7
(バックエンドの配線層数削減も可能)
(配線層の挿入も可能)
三次元ビルドアップ集積
省電力ロジック(IMPULSE)
10
100
2002 2004 2006 2008 2010 2012 2014 2016
寸法
(nm)
量産開始年
Source Drain
Gate
ゲート長
技術世代
M1ハーフピッチ
ゲート長
微細化による性能向上鈍化
参照:ITRS他
微細化に頼らない高集積化配線長低減による低消費電力化通信バンド幅向上
ソース ドレイン ソース ドレイン
Fin nMOS Fin pMOS
絶縁膜
Ge Ge Ge
金属ゲート 金属ゲート
ソース ドレイン ソース ドレイン
Fin nMOS Fin pMOS
絶縁膜
Ge Ge Ge
金属ゲート 金属ゲート
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8
H25年度 H26年度 H27年度
上期 下期 上期 下期 上期 下期
Geトランジスタ開発
GeOI基板作製
CMOS要素技術の開発
Geトランジスタ開発の取り組み
Ge FinFET技術の開発
Vth制御
P+N+コンタクト
移動度向上
基本プロセス構築
プレナー型動作Fin型動作
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9
Adhesive
0.3x0.3mm2
Ge
Si Sub
SiO2
Ge
Ref.
Al2O3 =12[nm]
AlAs =9.7[nm]
Ge =275[nm]
Si sub.
SiO2 (100nm)
Ge
Si
Insulator
GaAs
GaAs
Patterning Ge layers
Bonding and ELO
à
Ge
AlAs Ge
Any pattern
Any substrate
Any size &
position
Any thickness
Any structure
& interfaceGe
STEM
ELO-InGaAs/Ge STEM
TIA SCR
20140127_04-0254
Ge
Ge
17/20
* Point1
* Point2
* Point3 InGaAs
Al2O3
Al2O3
Si sub. 20nm
GeOI基板形成技術 (Epitaxial Lift Off)
住友化学日立国際電気との共同研究
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10
10
100
1000
Eff
ect
ive M
obili
ty (
cm2/V
s)
1011
1012
1013
Electron Density (cm-2
)
MOS界面性能向上技術
超平坦Ge wafer
(This work)
As supply
(This work)
p-Ge (111)
※GeOx Reference
RMS =0.18 nm
RMS = 0.18 nm
①世界最高レベル電子移動度の達成
※Ref. C.H. Lee et al., VLSI-2014
Y.Morita et al., SNW2015
2000
1500
1000
500
0
Peak
Mobi
lity
(cm
2/V
s)
0.1 1 10
EOT (nm)
Ge(111)
Ge(100) 産総研
東大
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NiGe形成
+イオン注入
Ni Ge
Position
GeNiGe
W. H. Chang et al., SSDM2015
Geのコンタクト低抵抗化を合金化とイオン注入を併用し、ドーパント分布を制御することにより実現。
P型、N型の両方について、低温プロセスで低抵抗化が可能に。
産総研
低抵抗コンタクト技術
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Ge Fin型トランジスタの作製
Fin EBリソ
High-k絶縁膜成膜
50nm TiN形成
ゲート EBリソ
グローバルマーク形成
TEOS-SiO2成膜(350℃)
Fin加工
TEOS-SiO2成膜(350℃)
ゲート加工
High-k Stack膜除去
BF2インプラ(20keV, BF2+, 2.0x1015cm-2)
活性化アニール(400℃, N2, 1min)
配線工程
TEOS-SiO2成膜(350℃)
層間絶縁膜形成
レジスト残渣Fin加工
Ge Fin
Gate
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13
10-11
10-10
10-9
10-8
10-7
10-6
10-5
10-4
10-3
-1.0 -0.5 0.0 0.5 1.0 1.5
|Id| (A
/m
)
Vg (V)
Ge pFinFET
-0.5V
-0.05V
Lg=460nm, Tfin=42nm
Ge nFinFET
Vd
0.5V
0.05V
Vd
Ge Fin型トランジスタの特性
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Geトランジスタ技術のまとめ
エピタキシャルリフトオフ(ELO)法による高性GeOI
基板を開発 合金化とイオン注入を組み合わせた新プロセスで、
p型n型ともに低抵抗コンタクト形成に成功 Ge表面超平滑化により、世界最高レベルの移動度達成
Ge FinFET作製プロセスを構築し、デバイス動作に成功
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Si CMOS
低温形成Ge CMOS
・・・・
Z方向の利用により革新的回路が可能に
配線長を大幅に短縮し低消費電力化
上段InGaAs,下段SiGe積層例(FiIRSTプログラム, GNC)
低温形成Ge CMOSを用いた三次元ビルドアップ集積
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海外の状況
EU Horizon2020によるファンディング・CEA-LETIが活躍(Cool Cube)
USA Monolithic 3D(ベンチャー企業)が啓蒙活動
アジア National Nanodevice Laboratory(台湾)が活躍
※ メモリで3次元化が先行 (3D NAND, HBM)
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9層積層 スーパースケーリングLSI配線本数~1,000x4
層間配線> 80,000本
配線本数~1,000x4
2D-LSI (9タイル)
配線数 20x
画像認識深層学習ニューラルネットワーク
三次元ビルドアップ集積のアプリケーション
M出力
L段
N入力
3Dネットワークを持つ素子実現へ
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DPFs DPCs
データフロープランニング モニタリング
Flow OS
CPU FPGA AIエンジンCPU GPU 処理エンジン(3次元積層パッケージ)
メモリ メモリ メモリメモリ メモリ
光スイッチ
ストレージクラスメモリ
アプリケーション 処理環境
DPF: Data Processing FunctionDPC: Data Processing Component
フローセントリックコンピューティング用三次元素子へ
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Geウエハー技術開発
「Ge トランジスタ」 ロードマップ
アウトカム
Geトランジスタ開発
無欠陥GeOI
ウエハー
(シリコンウエハレベル)
ロジック電力削減
1/103次元集積技術開発
データセンター
CP
U
の省電力化
2016 2020 2030
技術革新によりエッ
ジデバイスへの波及
を期待(特に3D
)
0.4V動作実証
(ELO GeOI)
(低抵抗コンタクト、FinFET,表面平滑化)
(Poly-Ge 積層、低温プロセス、設計、放熱)