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ＧａＮパワートランジスタ

アプリケーションノート（PGA26E19BA）

パナソニックセミコンダクターソリューションズ株式会社

Revision 2.4 2019-04-05

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2 Semiconductor Business Unit, Panasonic Semiconductor Solutions Co,.Ltd

目次

１．はじめに２．ＧａＮパワートランジスタの特長とメリット２．１ GaNパワートランジスタのゲート特性について２．２オン動作（順方向・逆方向）、オフ動作２．３ GaNパワートランジスタの動作注意点３．ゲート駆動回路設計３．１ゲート駆動方法３．２ゲート駆動定数（初期値）４．適用アプリケーション４．１ハードスイッチングトポロジー（ローサイドスイッチ回路）４．２ハードスイッチングトポロジー（ブリッジ回路）５．プリント基板設計５．１パワーループの低インダクタンス化５．２熱設計について（参考パターン例）５．３推奨フットプリント６．シミュレーション用モデルパラメータについて６．１ GaN Spiceモデル詳細

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１．はじめに

本製品は『高速スイッチング』、『低オン抵抗』により、機器の小型化、高効率化に貢献します GaN材料により、Siデバイスの性能を超えた価値を提供します本資料は、PGA26Ｅ19BA（DFNパッケージ、140mΩtypical）の使用方法、注意点を記載しています

Panasonic GaNパワートランジスタは、『高速スイッチング』、『低オン抵抗』という特長から、『機器の小型化』、

『高効率化』に大きく貢献できるデバイスです。

現在、インバータや電源といったパワー機器に使用されている代表的なパワートランジスタは、Si（シリコン）材料を用いたパワーMOSFETやIGBTです。しかし、オン抵抗と絶縁破壊電界にはトレードオフ関係にあり、Siでは物性で決まる理論的性能限界に近づきつつあるため、今後大幅な性能向上が望めません。このような中、Siより理論限界性能が大幅に高い次世代のパワーデバイス半導体材料として、 GaN(窒化ガリウム)が注目を浴びています。

GaNパワートランジスタは、GaN材料の優れた基本性能により、 Siの限界を超える高耐圧と低オン抵抗を実現し、さらにその高速スイッチング特性で、製品に新たな価値を提供することができます。

本アプリケーションノートは、御社の製品開発に貢献することを目的とし、パワースイッチングデバイスを使用した回路設計やＳｉパワーデバイスの基本知識を有する方が、弊社ＧａＮパワートランジスタの使用方法を理解できるように記載しています。

本資料記載の技術情報は、代表的特性および応用回路例などを示したものであり、弊社または他社の知的財産権

もしくはその他の権利に基づくライセンスは許諾されていません。したがって、記載の技術情報のご使用によって第三者所有の権利にかかわる問題が発生した場合に、弊社はその責任を負うものではありません。

本資料の一部または全部を弊社の承諾なく、転載または複製することを堅くお断りいたします。

なお、本資料は予告なく改訂することがありますので、ご了承願います。

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□ 低Ron/耐圧600V 低オン抵抗と小型PKGサイズを両立 (サイズ：8mm x 8mm, RDS(on)：140mΩ)

□ ハイスピードスイッチング低ゲート容量低寄生インダクタンスパッケージ

□ 双方向導通性ソースからドレインに導通が可能良好なリカバリ特性

□ 低ロス低発熱高効率

□ 高周波駆動周辺部品小型化

□ 還流ダイオードが不要還流が必要なアプリケーションでダイオード追加が不要

GaNパワートランジスタの特徴お客様にとってのメリット

スイッチング波形

S2 S1

Top view

Drain

Gate

Gate S1 S2

Drain

DFN パッケージ

注) ターンオン/オフdV/dtの測定は280V⇔120V区間で測定しています。スルーレートはボードのレイアウトやドライブ回路の条件により変化します。

・パッケージの寄生インダクタが小さい。・駆動設計しやすい駆動用ソース端子(S1)付き

商品の小型化高効率化

に貢献します。

２．ＧａＮパワートランジスタの特長とメリット

dV/dt

200 V/ns

dV/dt

170 V/ns Vds=400V Vds=400V

5ns/div 5ns/div 5ns/div

Ids=10A

5ns/div

Ids=10A

Turn-on Turn-off

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Vplateau (プラトー電圧)

SiパワーMOSFET，IGBTの傾き

Vth (ゲート閾値電圧)

Qgs Qgd Vgs,Vds

Ta Tb Tc Td

Vds

Vgs

印加時間（𝑇）

２．1 ＧａＮパワートランジスタのゲート特性について

Q’

ターンオン時のゲート電圧とドレイン電圧の挙動を説明します

図2.1-1 ターンオン時のVgs、Vds の変化（ゲートへ定電流を注入時）

GaNパワートランジスタのゲートに定電流を注入した場合のゲート電圧Vgs、ドレイン電圧Vdsの変化を下記に示します。

（図2.1-2に記載の測定回路をご参照下さい。）

図2.1-2の測定回路でゲートに定電流を印加した場合、ゲートに蓄積する電荷Qは定電流の印加時間に比例して増加します。

この様子を図2.1-1に図示しています。図2.1-1内のT0からTa、Tb、Tcと時間が経過する時、パワーデバイスのゲート・ソース間電圧Vgsは図2.1-1内の黒い実線のように変化し、その傾きが3段階で変化します。ここまでは、SiパワートランジスタもIGBTもGaNパワートランジスタも振舞いは同じです。

Tc以降は、SiパワートランジスタやIGBTは電流の注入とともにゲート電圧が上昇するのに対し、GaNパワートランジスタではゲート電流(Ig)で決まるゲート・ソース間電圧(Vgs)でクランプされます。ゲート・ソース間に寄生ダイオードが形成されていると考えると、このダイオードに順方向電流が流れることでゲート電圧がクランプされると理解することができます。

次のページでは、各期間についてのゲート電圧とドレイン電圧の変化を具体的に説明します。

なお、Tb～Tdの期間にドレイン電圧Vdsが低下することは、このトランジスタがターンオンしていることを示しています。

＜ゲートに定電流を注入した場合のゲート電圧、ドレイン電圧の変化＞

図2.1-2 ゲート電圧の測定回路

T0

ゲートへの直流電流

が流れる領域

Q’ ：ゲート電流を流す際に、ゲート・ソース間に形成された

寄生ダイオードに電流を流すために、Qgs+Qgd以外に

チャージされる電荷

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0⇒Ta Ta⇒Tb Tb⇒Tc Tc⇒Td Td < T

G

D

S Cgs

Cgd

G

D

S Cgs

Cgd

G

D

S Cgs

Cgd

G

D

S Cgs

Cgd

G

D

S Cgs

Cgd ID ID ID ID

＜ゲート電流の経路＞

区間ゲート電荷チャージのメカニズムゲート電荷量

0⇒Ta ゲート・ソース間容量(Cgs)に電荷をチャージし始めます。

Ta⇒Tb

ゲート電圧が閾値電圧に到達し、プラトー電圧までの区間(Ta⇒Tb)では、ドレイン電流(ID)が流れ始めます。

なお，Ciss=dQ/dVgsであり、Vgs波形の傾きは1/Cissを意味しています。

Tb⇒Tc

ドレイン電流(ID)が流れVdsが降下し、ドレイン・ゲート間帰還容量Crssの負帰還によるミラー効果でCissが大きく見えるようになります。すなわち、Cissの逆数であるVgs

の傾きが緩やかになります。同時にゲート・ソース間に形成された寄生ダイオードに電流が流れ始めます。

Tc⇒Td ターンオンが完了し、Vdsが飽和してミラー効果が消えて、Vgsの傾きが急になります。

Td < T ゲート・ソース間の寄生ダイオードに定常的に電流を流し、オン状態を維持します。

ゲート・ソース電荷量

Qgs

ゲート・ドレイン電荷量

Qgd

ゲート－・ソース間のダイオードに

電流を流すための電荷量 Q’

十分に導通するゲート電圧Vgまでの電荷量を総ゲート電荷量Qgと呼びます

(Qg=Qgs + Qgd + Q’)

２．1 ＧａＮパワートランジスタのゲート特性について

→ → → → →

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(1) オン動作（順方向） (2) オフ動作～擬似ダイオードモード～ (3) オン動作（逆方向）

電流の向き(Q1) ：ドレイン⇒ソース電流の向き(Q2) ：ソース⇒ドレイン電流の向き(Q2) ：ソース⇒ドレイン

ゲート-ソース電圧： Vth以上ゲート-ドレイン電圧： VSD以上ゲート-ソース電圧： Vth以上

(1) オン動作（順方向）

HighサイドのGaNパワートランジスタがONすると、順方向(ドレインからソースへ)に電流が流れます

２．２オン動作（順方向・逆方向）、オフ動作

オン動作（順方向・逆方向）、擬似ダイオードモードについて、下記回路を用いて説明します

Q1

Q2

ON

OFF

Q1,Q2：GaNパワートランジスタ

VDD-(Ron×IL)

Q1

Q2

OFF

OFF

(2-a) ゲート/ソースが同電位

(2-b) Vgd > Vth

Vgd

-VSD

Q1

Q2

OFF

ON

-Ron×IL

VDD

(2) オフ動作

ゲート-ソースが同電位またはゲートに負バイアスを印加した状態であっても、ドレイン電位が低下してゲート-ドレイン電圧(Vgd)が閾値Vth（≒2V）以上になると、ソースからドレインへ電流が流れます（＝擬似ダイオードモードと定義します）。

擬似ダイオードモード時のソース-ドレイン電圧VSD（製品仕様書P4 D-1を参照）は、ゲート負バイアス時には負電位分のオフセット電圧が加算されるので導通損失が大きくなります（詳細は次頁を参照してください）。

(3) オン動作（逆方向）

還流時に、ゲートに閾値VTH以上の電圧を印加しトランジスタをONすることで、トランジスタの熱損失を低減することができます

これは上記(2)の導通損失を低減するための有効な手段です

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２．２－１オン動作（Vgs＞VTH）、導通損失

Ron= dVDS

dIDS

図2.2-1を用いて、ゲートに正バイアスが印加されたとき（図2.2-2）のオン動作について説明します。

図2.2-2 正バイアス印加時

Vg

図2.2-1は、オン動作時の電圧・電流特性です。VGSに正電圧（＞VTH）を印加した場合の特性（製品仕様書 p6 Figure.6 相当）を示

し、オン抵抗Ron（＝140mΩ @Tc=25℃）を青線で付記しています。充分な正バイアスによるオン動作では、双方向の電流に対して抵抗特性を示します。 Ron＝d VDS／d IDS

オン動作時の導通損失は以下の式で表されます。

導通損失＝Ron× IDS2

D

S

G

図2.2-1 オン動作（正バイアス印加時）の電圧・電流特性 (PGA26E19BA)

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-25

-20

-15

-10

-5

0-14 -12 -10 -8 -6 -4 -2 0

Ids

[A]

Vds[V]

Va=-9V

Va=-7V

Va=-5V

Va=-3V

Va=-1V

Va=-0V

図2.2-3を用いて、ゲートに負バイアスが印加されたとき（図2.2-4）の擬似ダイオードモードについて説明します。

図2.2-4 負バイアス印加時

Va

Vth

２．２－２オフ動作（負バイアス印加時）、導通損失

図2.2-3は、オフ動作時の電圧・電流特性です。Va=0V(ゲート-ソース：短絡状態)時の特性（製品仕様書 p7 Figure.14 相当）をオレンジ線で示し、ゲートに負バイアス(-Va)を印加したときの特性をその他の色で表しています。（Vds：ドレイン・ソース間電圧、Ids：ドレイン・ソース電流）前頁で説明したように負バイアス（-Va）が印加されている場合は、VSD＞Vth＋Va となります。

VSD（@Vgs＝－Va) ＝ VSD （@Vgs＝0) ＋Va

オフ動作時の導通損失は以下の式で表されます。

導通損失＝VSD× Isd＝（VSD （@Vgs＝0) ＋Va）× Isd

負バイアスは誤点弧防止策として有効な手段ですが、上記のように導通損失とトレードオフの関係にあります。特に前頁のようなトーテムポール構成にする場合には、バイアス値とデッドタイムの検討をお願いします（次頁参照）。

図2.2-3 擬似ダイオードモード時の電圧・電流特性 (PGA26E07BA)

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２．２－３ブリッジ回路のスイッチング動作例

◆ 還流時の導通損失を抑えるには、デッドタイムを設け、ゲートに電圧を印加する必要があります。

負荷がインダクタンスのブリッジ回路にGaNパワートランジスタを適用した場合（図2.2-5）、ハイサイドトランジスタがオフした際に

ローサイドのトランジスタには、ソースからドレイン方向（逆方向）へ電流が流れます。ローサイドの導通損失を低減するために、ローサイドのゲートをオン状態にして逆方向に電流を流す際の注意点を以下にまとめます。

＜注意点＞

(1) 還流時は、ローサイドのトランジスタのゲート電圧をVth以上にしてオン状態にする

⇒ トランジスタをオンさせると、導通損失を小さくすることができます。

■ Vgs>Vth以上の場合導通損失＝（Isd×Ron）× Isd

逆に、ゲート電圧がVth以下の場合、ソース-ドレイン間電圧にVSDのオフセットが発生し、導通損失

が大きくなります。（P7,P9参照のこと）

■例：Vgs= -Vaの場合導通損失＝ VSD× Isd

(2) デッドタイムを設ける（上下のトランジスタが、同時オフする期間を設ける）

⇒ ハイサイド、ローサイドのトランジスタが同時にオンすることがないようにハイサイドがターンオフ

した後、ハイサイドもローサイドもオフする期間（デッドタイム）を設け、その後にローサイドのトラン

ジスタをオンさせるようにゲート電圧を制御させます。

H:オン, L:オフ H:オフ, L:オフ H:オフ, L:オン H:オフ, L:オフ H:オン, L:オフ

＜スイッチング動作例＞

デッドタイムデッドタイム

オフ

オフ

Vgs= 0V

オン

オフ

Vgs= 0V

オフ

オン

Vgs> Vth

オフ

オフ

Vgs= 0V

オン

オフ

Vgs= 0V

貫通を防ぐためにデッドタイムが必要ですが、その期間はローサイドのソース-ドレイン間電圧Vsdによる導通損失が発生します。

導通損失を低減するには、安全動作を確認の上、デッドタイムをなるべく短くすることをお勧めします。

H:ハイサイドトランジスタ、L：ローサイドトランジスタ

図2.2-5ブリッジ回路

OFF

ON

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２．3 ＧａＮパワートランジスタの動作注意点

ゲート電流

Ig

オン期間

オン期間にゲート電流を流すため、駆動損失が発生します

VGSF=約3.5Vのダイオード特性を持ちます

１）導通期間にゲートへ直流電流の注入が必要 ⇒この電流によるロスに注意

２）低いゲート閾値電圧 ⇒オフを維持するために駆動回路設計に注意使用上

注意点

Panasonic GaNパワートランジスタにはPN接合ダイオードがゲート・ソース間に形成されており、オン状態を維持するためには、そのダイオードに電流を流し続けなければなりません。この直流電流はホールをチャネルに注入しドレイン電流を増大させ、図2.3-1のようにゲート電圧に対しゲート電流は指数的に増加します。

導通期間中はゲート電流を流し続けるため、その電流による損失が発生します。このため、ゲート電流は必要値以上でなるべく小さく設定されることが望まれます。

図2.3-2のゲート電流/オン抵抗特性より両者のトレードオフを考慮し、ゲート電流は4mA程度を推奨します（PGA26E19BA）。

１）オン期間にゲートに対して直流電流が必要

PanasonicのGaNパワートランジスタは、ゲート閾値電圧がＳｉパワーMOSFETやIGBTより低い特徴があります。このことは低オン抵抗で導通させるのにIGBTのような高いゲート電圧を必要としない一方で、オフ状態でのゲート電圧のノイズへの耐量が小さい（つまりゲート電圧の変動でオンしやすい）ため、駆動回路の設計には注意が必要です。

高速スイッチングにはターンオン時に大きなゲート電流が必要です。また、オン抵抗低減、駆動損失低減にはオン時に小さなゲート電流を流す必要があるため、駆動電流は上記赤い線のような挙動とする必要があります。（詳細は3章を参照）

推奨ゲート電流

図2.3-2 ゲート電流/オン抵抗特性

２）低いゲート閾値電圧

オフ期間オフ期間

実使用時の駆動ゲート電流

図2.3-1 ゲート電圧/電流特性

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３ゲート駆動回路設計

この章では、GaNパワートランジスタの駆動方法について説明します。GaNパワートランジスタを駆動するには、表3.1に示す部品が

必要です。次頁以降に、設計における注意事項と共に①ターンオン、②オン区間、③ターンオフ、④オフ区間の4状態について説明します。

主要部品駆動定数例（初期値）

ドライバIC Texas Instruments製 UCC27511を推奨ドライバICの電源電圧：12V

Rgon ゲート電流(ピーク)を調整する抵抗 15Ω

Rig 定常的に流すゲート電流を決める抵抗 1500Ω

Cs ターンオン・ターンオフ時に急峻な電流を与えるための容量 680pF

Rgoff ターンオフスピードを調整する抵抗 4.7Ω

Rpd プルダウン抵抗 10kΩ

表3.1 GaN-Tr 駆動回路部品と推奨定数

ゲート波形

Vgs

① ターンオン(P12) ③ ターンオフ(P14)

② オン区間(P13) ④ オフ区間(P15)

駆動信号

※ 実際の波形をご確認頂き、適宜定数の調整をお願いいたします

GaNパワートランジスタ駆動回路

Rgoff

Rgon

Rig

GaN-Tr VCC

Cs G

S1

D

Dp

Rpd

Irg Ig

Cgs

Cgd

S2

ドライバIC

駆動信号

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区間ターンオン時のゲート電圧(Vgs)、ゲート電流(Igs)

A スピードアップコンデンサのCsを介してゲート-ソース間電圧(Vgs)が上昇し、ゲート-ソース間容量(Cgs)に電荷がチャージ

されます

B

VgsがVplateauまで上昇すると、ゲート-ドレイン間容量(Cgd)に電荷がチャージされ、継続的にVgsが上昇します

この時、ドレイン-ソース間に電流が流れ始め、ゲート電流Igsのピーク値Igpを以下の式で調整します

Igp= VCC/ Rgp [ Rgp= 1/ (1/ Rig + 1/ Rgon ) ]

※上記式は理想の式です

※実際のIgpは、ドライバの能力に大きく依存するので、上記式よりも低い値になります

※最終定数決定時は、Rgonの両端電圧を測定し、実際に流れるゲート電流が定格を超えないことをご確認ください

C Cgdの充電が完了し、ゲート電圧がVGSFになるまで更に充電を行います

３．１ゲート駆動方法（ターンオン）

（１）ターンオン時のゲート電圧・ゲート電流について、説明します

Vgs

Igs

Igp

Vplateau

VGSF

Irg

ターンオン時のゲート電圧(Vgs)、ゲート電流(Igs)

A B C

Rgoff

Rig GaN-Tr

VCC

Cs

G

S1

D

Dp

Rpd

Irg Igs

Cgs

Cgd

S2

Rgon

駆動信号

駆動

信号

[V]

[A]

Vgs

0

0

開示先限定


（２）オン区間について、説明します

Rgoff

Rig GaN-Tr

VCC

Cs

G

S1

D

Dp

Rpd

Irg Igs

Cgs

Cgd

S2

Rgon

駆動信号

Vgs

Igs

Igp

Vplateau

VGSF

Irg

D

駆動

信号

区間オン区間のゲート電圧(Vgs)、ゲート電流(Igs)

D

ゲート-ソース間電圧(Vgs)が寄生ダイオード(Dp)のVF値VGSFに達すると、Dpに定常的に電流が流れます

この時、VgsはVGSFでクランプされますが、実際にはVgsがVGSFに対してオーバーシュートするような挙動となります

この期間ではCsへのチャージも完了しているため、最終的にゲート電流Irgは、Rigを通じてDpに流れる電流Irgと等しくなります

Irg = (VCC- VGSF)/ Rig

※ゲート電流(IG)の定格を超えないように設計してください

ターンオン時のゲート電圧(Vgs)、ゲート電流(Igs)

３．１ゲート駆動方法（オン区間）

[V]

[A]

0

0

Vgs

開示先限定


Vgs

Igs

Vneg1

VGSF

Irg

E

（３）ターンオフ時の挙動は以下のように理解できます。

Rgoff

Rig

GaN-Tr VCC

Cs

G

S1

D

Dp

Rpd

Irg Igs

Cgs

Cgd

S2

Rgon

駆動信号

区間ターンオフ時のゲート電圧(Vgs)、ゲート電流(Igs)

E

Csの充電電荷を引き抜き、さらに誤点弧を抑制するために、ゲート電圧に負バイアスを印加します

Vneg1= -(VCC×Cs÷(Cs+Cg)－VGSF)

Rgoffはターンオフスピードを調整する抵抗です

ターンオフ時のdV/dtはコイル電流に大きく依存しますが、誤点弧防止の観点から数Ω程度の設定をお願いします

ターンオフ時のゲート電圧(Vgs)、ゲート電流(Igs)

駆動

信号

３．１ゲート駆動方法（ターンオフ）

Cg=Cgs+Cgd

[V]

[A]

0

0

Vgs

開示先限定


Vgs

Igs

Vneg1

VGSF

Irg

F

（４）オフ区間の挙動は以下のように理解できます。

区間オフ区間のゲート電圧(Vgs)、ゲート電流(Igs)

F

CsとCgの電荷は、RgonとRigを通じて放電され、Vgsがゼロボルトに近づきます

この時、ターンオフから Toff 経過した時のVgsは以下の式で表されます。

Vgs(Toff) = Vneg1× exp(-Toff /τ) τ= (Rgon+Rig)× (Cs + Cg)

【注意点】

・「発振周波数が高い場合」、「オンデューティが大きい場合」は、Csの電荷が放電されずに、次のターンオンが発生します

この時のターンオン直前のVgは以下の式で表されます

Vneg2= Vneg1× exp(-Toff /τ) τ= (Rgon+Rig)× (Cs + Cg) ※Toff:オフ時間

・Vgsが0Vまで復帰しない状態でターンオンすると、Vgs=0V時と比較して、dV/dtが低下し損失が増加する傾向です

・Rig×Csの5倍程度の時定数であれば、次のターンオン時のdV/dtに影響しません

ターンオフ時のゲート電圧(Vgs)、ゲート電流(Igs)

駆動

信号

オフ時間:Toff

３．１ゲート駆動方法（オフ区間）

Rgoff

Rig GaN-Tr

VCC

Cs

G

S1

D

Dp

Rpd

Irg Igs

Cgs

Cgd

S2

Rgon

駆動信号

[V]

[A]

0

0

Vgs

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部品名役割定数決定方法

VCC

（電圧値）

ドライバICの電源電圧

高いと高速スイッチングに有利になります。

【設定初期値】 12V

ドライバICにUCC27511（TI製）を使用した場合

UCC27511のVCC定格内の電圧とします。

Cs

ターンオンを速めるスピードアップコンデンサ。

Csにチャージされる電荷Q(Cs)は、ゲートにチャージ必要な電荷Qgd+Qgsより大きい必要がある。また、ターンオフ時にゲート電圧をマイナスにする十分な容量値が必要。

【設定初期値】 680pF

①Q(Cs)= Cs×(VCC- VGSF)> Qgd+Qgsを満たすCs値に設定

②ターンオフ直後のゲート電圧値Vneg1が誤点弧発生しない値となる

ようにCsを設定。

[推奨特性] 1H(50V),B（X7R）,許容差5%

Rgon

ターンオン時のゲート電圧の超過を防ぐ抵抗

小さいとスイッチングスピードが速くなり、大きいとIgp

を低くすることが可能です。

【設定初期値】 15Ω

① Igp= VCC × (1/ Rig + 1/ Rgon) Igpが定格内となるように設定 ※ドライバの出力スルーレートに大きく依存するので、実際のIgpは上記式よりも

低い値になります

② ターンオン時間 tr（= Qg/ Igp）、dV/ dt（= VIN(DC)/ tr）などの

パラメータを確認しながら、Rgonを決定。

[電力定格] ｛Cg×VGSF2＋Cs×(VCC- VGSF)2｝×fsw/2 以上

[推奨特性] 許容差5% （チップ抵抗品を推奨）

Rig

GaN-TrがONしている期間、収束後のゲートへの注入電流Igf を決定する抵抗。

大きいほどIgfを小さくすることができる。

Igf < 19mAの必要有り

【設定初期値】 1500Ω

Irg = (VCC-VGSF)/Rig > 4mA ※前ページ参照

ロスを小さくするため、Irg= 4mA程度での設定を推奨

[電力定格] Irg2×Rig×オン比率以上


Rgoff ターンオフ時のゲート電圧の超過を防ぐ抵抗

【設定初期値】 4.7Ω

[電力定格] Rgonと同等


Rpd

ドライバ電源が立上っていない時にDCリンク電圧がドレインに印加されてゲート電圧が持上がるのを防ぐプルダウン抵抗。（数kΩ）

【設定初期値】10kΩ

Ileak ｘ Rpd << Vth

（Ileak：ドレイン－ゲート間の漏れ電流）

[電力定格] VGSF2/R 以上（チップ抵抗品を推奨）

下記定数を初期値として、検討されることをお勧めします

３．2 ゲート駆動定数（初期値）

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３．３ゲート端子の絶対最大定格の考え方について

ゲート端子の絶対最大定格の基本的な考え方１）ゲート電圧ではなく、ゲート電流が定格を超えないことをご検討ください。

２）ゲートへの電流注入開始後、ゲート端子へのチャージがQGPに達するまでの時間、

ゲート電流がIG以上（IGP以下）であることが許容されます。

Item Symbol Ratings(Max) Unit

Gate Current (DC) IG 19 mA

Gate Current (pulse) IGP 0.6 A

Electric Gate Charge QGP 12 nC

＜補足事項＞

・ゲート電圧はゲート電流とデバイスの特性により決まる値で、

定格判断には適しません。

・ゲート電圧の測定は、ドレイン部のノイズにより、正確に測定

できないことがあります。

図3.3-1. ゲート周辺回路図 ※ 上記計算によるIgp値は実測よりも小さな値です。

評価によりIgpを測定することにより、正確な判断が可能となります。

PGA26E19BAの絶対最大定格

実際の回路設計時の定格判断の方法

ゲート周辺の回路設計を以下の手順で行ってください。

1) DCのゲート電流IgがIGを超えないように、Rigを設定します。

IG＞ Ig= (VCC-VGSF)/ Rig を満たすようにします。

2) パルスのゲート電流IgpがIGPを超えないように、Rgonを設定します。

IGP＞ Igp= VCC/ Rgp を満たすようにします。

(Rgp= 1/ (1/ Rig+ 1/Rgon )

3) CsとRgonによりゲートに印加されるチャージがQGPを超えないように

Csを設定します。

QGP＞ Cs ×(VCC- VGSF)

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1石昇圧型コンバータ回路ブリッジ型評価回路(上回生) ブリッジ型評価回路(下回生)

Highサイド：SBD

Lowサイド：GaNトランジスタ

Highサイド：GaNトランジスタ


Highサイド：GaNトランジスタ


４．スイッチング特性評価と適用アプリケーション

3章で説明した駆動回路を搭載した下記3種類の評価ボードを用い、駆動定数（Rgon, Rgoff, Rig, Cs）を変化させたときのスイッチング特性を説明します。適用されるアプリケーションに応じて、最適な駆動定数を決めるための参考としてご活用ください。

P18～P23を参照してください P24～P25を参照してください P26～P27を参照してください

駆動信号

Rgoff_L

Rgon_L

Rig_L

Vdrv_L=12V

Cs_L

Rpd_L

L1

C1VCC=400V

駆動信号

駆動信号

Rgoff_L

Rgon_L

Rig_L

Vdrv_L=12V

Cs_L

Rpd_L

Rgoff_H

Rgon_H

Rig_H

Vdrv_H=12V

Cs_H

Rpd_H

L1

C1VCC=400V

駆動信号

駆動信号

Rgoff_L

Rgon_L

Rig_L

Vdrv_L=12V

Cs_L

Rpd_L

Rgoff_H

Rgon_H

Rig_H

Vdrv_H=12V

Cs_H

Rpd_H

L1

C1VCC=400V

開示先限定


1石昇圧型のコンバータにおけるGaNパワートランジスタのスイッチング特性を把握する上で、図4.1-1に示すような評価回路に適用し、ダブルパルス評価を例に説明します。

3章で記述したように、GaNパワートランジスタの駆動回路には、通常のSi-MOSFET駆動回路とは異なる特徴があります。 100kHz、duty50%の条件の下、高速スイッチングと安定した動作が行えることを前提として、表4.1-1の駆動定数を推奨致します。

図4.1-1の回路に、表4.1-1の定数を実装したときの、ターンオン時波形を図4.1-2に、ターンオフ時波形を図4.1-3に示します。

図4.1-1 1石昇圧型コンバータ回路

図4.1-2 ターンオン波形図4.1-3 ターンオフ波形

4．１ハードスイッチング評価（ローサイドスイッチ回路）

図4.1-2のVdsのdV/dt はターンオンで138V/ns、ターンオフで25V/ns(10%～90%)となっており、従来のSi系パワー半導体と比較して高速で駆動することができます。GaNパワートランジスタではSi系トランジスタと比べて、QgsとQgdが大変小さいために短時間でスイッチング動作が可能となり、損失を大きく低減できます。また、ターンオンのdV/dtはRgonを変更することで制御することができます。デプレッション型GaNのデバイスを利用したトランジスタは、直列に接続したMOSトランジスタを制御することでノーマリーオフ化を実現していますが、アプリケーションやEMI対策に合わせたスイッチングスピードの調整が困難です。しかしながらノーマリーオフを実現したエンハスメント型のGaNパワートランジスタでは、スイッチングスピードの制御性が高いというメリットがあります。以降の資料では推奨回路の各パラメータを変化させ、それぞれの部品の機能を説明していきます。

Vgs［3V/div］

time［25ns/div］ IL=5[A]

Vds［100V/div］ Vgs［3V/div］

time［25ns/div］

IL=5[A]

Vds［100V/div］

ON OFF

VIN

Vds

IL

5us

表4.1-1 駆動定数

Rig

RgonRpd

Cs

Rgoff

Vdrv

VccQ1

Driver IC

UCC27511

L1D1

C1

C2Vgs

Vds

VIN

IL

部品名値

Rig 1500Ω

Cs 680pF

Rgon 15Ω

Rgoff 4.7Ω

Rpd 10kΩ

開示先限定


図4.1-4 ターンオン時のdV/dt と Rgonの関係

実際にRgonを変化させたときのdV/dt(10%～90%)とRgonの関係を図4.1-4と図4.1-5に示します。

図4.1-4より、Rgonの変化はターンオン時のdV/dtに影響しており、コイル電流への依存性は、ほぼありません。また、図4.1-5より、ターンオフ時のdV/dtには影響がないことがわかります。

図4.1-5 ターンオフ時のdV/dt と Rgonの関係

4．１ハードスイッチング評価（ローサイドスイッチ回路）（Rgon）

Rgonは、ターンオン時のdV/dtに影響しますターンオフ時のdV/dtには、影響を与えません

※ dV/dtは立上がり・立下りの10%-90%で取得しています

0

20

40

60

80

100

120

140

160

180

200

220

240

0 2 4 6 8 10 12

Rgon：47Ω

Rgon：24Ω

Rgon：15Ω

Rgon：10Ω

Rgon：6.8Ω

Turn

on

dV

/dt{

V/n

s]

Current[A]

020406080

100120140160180200220240

0 2 4 6 8 10 12

Rgon：47Ω

Rgon：24Ω

Rgon：15Ω

Rgon：10Ω

Rgon：6.8Ω

Turn

off

dV

/dt{

V/n

s]

Current[A]

開示先限定


次に、Rgoffを変化させたときのdV/dtとRgoffの関係について説明します。

ターンオフのVdsのdV/dtは、コイル電流量に大きく依存します。また、Rgonには殆ど依存しませんが、Rgoffにも依存します。

Rgoffを大きくすることはターンオフ時にゲート電圧をローレベルへ接続するインピーダンスを大きくすることに繋がり、誤点弧のリスクが懸念されます。したがって、数Ω程度の設定を推奨します。

また、Rgoffはターンオン時のVdsのdV/dtへは依存しません。ターンオンとターンオフのdV/dtとRgoffの関係を、図4.1-6と図4.1-7に示します。

図4.1-6 ターンオン時のdV/dt と Rgoffの関係図4.1-7 ターンオフ時のdV/dt と Rgoffの関係

4．１ハードスイッチング評価（ローサイドスイッチ回路）（Rgoff）


Rgoffは、ターンオフ時のdV/dtに影響します（コイル電流の依存性の方が大きいです）オフ期間にCsの電荷を完全放電していると、ターンオン時のdV/dtには影響を与えません

0

20

40

60

80

100

120

140

160

180

200

220

240

0 2 4 6 8 10 12

Rgoff：22Ω

Rgoff：10Ω

Rgoff：4.7Ω

Rgoff：2.2Ω

Turn

on

dV

/dt{

V/n

s]

Current[A]

020406080

100120140160180200220240

0 2 4 6 8 10 12

Rgoff：22Ω

Rgoff：10Ω

Rgoff：4.7Ω

Rgoff：2.2Ω

Turn

off

dV

/dt{

V/n

s]

Current[A]

開示先限定


次に、Csを変化させたときのdV/dtとCsの関係について説明します。

Csに関しては、駆動に関するQg（<(Vdrv-VGSF)×Cs）を満たしていれば、特に駆動特性に影響を与えません。実波形上で、ターンオフ後に誤点弧する現象があれば、Csを大きな値に変更することで、ターンオフ時のゲートソース間電圧の負バイアス量が大きくなり、誤点弧を回避することができます。

ただし、Csが大きすぎると駆動損失が大きくなることや、オフ区間のCs放電時間が長くなります。逆に小さすぎる場合は、VdsのdV/dtが減少するためスイッチング損失が増加します。

4．１ハードスイッチング評価（ローサイドスイッチ回路）（Cs）

図4.1-8 ターンオン時のdV/dt と Csの関係図4.1-9 ターンオフ時のdV/dt と Csの関係


CsはQg(<(Vdrv-VGSF)×Cs)を満たしていれば、ターンオン・ターンオフ時のdV/dtに影響しません

020406080

100120140160180200220240

0 2 4 6 8 10 12

Cs：2200pF

Cs：1500pF

Cs：1000pF

Cs：680pF

Cs：470pF

Cs：330pF

Cs：220pF

Turn

off

dV

/dt{

V/n

s]Current[A]

0

20

40

60

80

100

120

140

160

180

200

220

240

0 2 4 6 8 10 12

Cs：2200pF

Cs：1500pF

Cs：1000pF

Cs：680pF

Cs：470pF

Cs：330pF

Cs：220pF

Turn

on

dV

/dt{

V/n

s]

Current[A]

開示先限定


次に、Rigを変化させたときのdV/dtとRigの関係について説明します。

Rigに関しては、ゲート電流(Ig)が4mA以上になる値を推奨します。Igが4mA以上確保できていない場合は、高温時にオン抵抗を十分に低い値に維持できなくなります。

RigはCsの放電時間に依存するパラメータでもありますので、Rigが高い場合はターンオンのdV/dtが低下する場合があります。図4.1-10のRig=3300Ωのグラフは、オフ時間5usに対して放電経路の時定数が2.2usのため、Csが十分放電できないまま次のターンオンに至り、dV/dtが低下した結果を示しています。

4．１ハードスイッチング評価（ローサイドスイッチ回路）（Rig）

図4.1-10 ターンオン時のdV/dt と Rigの関係図4.1-11 ターンオフ時のdV/dt と Rigの関係


Rigはゲート電流(Ig)を決める抵抗なので、ターンオン・ターンオフ時のdV/dtに直接影響を与えません Csの放電に依存するパラメータなので、オフ期間にCsが完全放電しなければターンオン時のdV/dtに影響します

020406080

100120140160180200220240

0 2 4 6 8 10 12

Rig：3300Ω

Rig：2200Ω

Rig：1500Ω

Rig：1000Ω

Rig：680Ω

Turn

off

dV

/dt{

V/n

s]Current[A]

0

20

40

60

80

100

120

140

160

180

200

220

240

0 2 4 6 8 10 12

Rig：3300Ω

Rig：2200Ω

Rig：1500Ω

Rig：1000Ω

Rig：680Ω

Turn

on

dV

/dt{

V/n

s]

Current[A]

開示先限定


0

20

40

60

80

100

120

140

160

180

200

220

240

0 2 4 6 8 10 12

7us

5us

2us

1us

0.5us

Turn

on

dV

/dt{

V/n

s]

Current[A]

次に、推奨駆動回路でオフ時間を変化させた場合のターンオン時のVdsのdV/dtを図4.1-12に示します。

＜オフ時間が短いとき＞図4.1-12の結果から、ターンオフ時間が短くなると、dV/dtが低下する傾向があります。駆動周波数が高い場合、オフ時間が短い駆動においてdV/dtが課題となる場合は、CsあるいはRigの値を小さくすることでスイッチングスピードを調整することが可能です。

ただし、Csを小さくするとターンオフ時の負バイアスが減り、Rigを小さくすると駆動損失が増えます。アプリケーションの仕様に合わせて、最適な定数の調整をお願いします。

4．１ハードスイッチング評価（ローサイドスイッチ回路）（オフ時間の注意点）

図4.1-12 オフ時間を変化させたときのdV/dt


オフ期間が短くなればなるほど、Csが放電できずターンオン時のdV/dt低下を招きます

開示先限定


４．2 ハードスイッチング評価ブリッジ回路（上回生）

次にブリッジ回路（上回生）構成におけるGaNパワートランジスタのスイッチング特性を把握する上で、図4.2-2,4.2-3に示すような評価回路に適用し、ダブルパルス評価を例に説明します。図4.2-2に示す回路は、上下にGaNパワートランジスタを配置し、駆動回路は図4.2-3を用います。LowサイドのGaNパワートランジスタの回路定数の変化に対するdV/dtを測定するため、安定的に動作可能なデッドタイム(450ns)に設定し、駆動定数は推奨値の表4.2-1を適用します。上下トランジスタの駆動信号のイメージ波形を図4.2-1に示します。

また、GaNの特長である高速スイッチングを実現させるため、アイソレータのスペック項目（Common Mode Transient immunity）は100kV/μs程度のものを使用し、ローサイドスイッチ回路時と同様にゲートループを小さくした弊社基板を用いて評価を行います。

図4.2-1 ブリッジ回路（上回生）時の駆動信号

OFF Highサイド

駆動信号

450ns

Lowサイド

駆動信号

450ns 450ns

OFF

OFF OFF

OFF OFF

ON

ON

ON

ON

OFF

OFF

IL

Vcc=

400V

Q1

L1

C1IL

Driving

circuit

ON

Driving

circuit

OFF

Q1

L1

C1OFF

OFF Q2

Q1

L1

C1OFF

ON

IL

Q2

Q1

L1

C1OFF

OFF

IL

Q2

擬似ダイオードモード

IL

オン動作（逆方向）

オン動作（順方向）


Driving

circuit

Driving

circuit

Driving

circuit

Driving

circuit

Driving

circuit

Driving

circuit

Q2

Vcc=

400V

Vcc=

400V

Vcc=

400V

図4.2-2 ブリッジ回路（上回生）の動作図

図4.2-3 ブリッジ回路の駆動回路

部品名値

Rig 1500Ω

Cs 680pF

Rgon 15Ω

Rgoff 4.7Ω

Rpd 10kΩ

Rgoff_L

Rgon_L

Rig_L

Vdrv_L=12V

Cs_L

Rpd_LRgoff_H

Rgon_H

Rig_H

Vdrv_H=12V

Cs_H

Rpd_H

表4.2-1 駆動定数例

開示先限定





ローサイドスイッチ回路同様に、Rgonはターンオン時のdV/dtに影響しますターンオフ時のdV/dtには、影響を与えません

4．2 ハードスイッチング評価ブリッジ回路（上回生）

図4.2-4より、Rgonの変化はターンオン時のdV/dtに影響しており、コイル電流への依存性は、ほぼありません。また、図4.2-5より、ローサイドスイッチ回路同様にターンオフ時のdV/dtには影響がないことがわかります。

【その他の定数について：ローサイドスイッチング回路と同様に変化しますので4.1章を参考にしてください】 Rgoff ：ターンオフ時のdV/dtに影響します。ただし、dV/dtはコイル電流量により大きく依存します。 Rig ： Rigはゲート電流を決める抵抗なので、ターンオン時・ターンオフ時のdV/dtに直接影響を与えません。極端にRigが大きい場合は、オフ期間中にCsの電荷を十分に放電できない可能性がありますのでご注意ください。 Cs ： Qg(<(Vdrv-VGSF)×Cs)を満たしていれば、ターンオン/ターンオフ時のdV/dtに影響しません。

020406080

100120140160180200220

0 5 10 15

Turn

on

dV

/dt

[V/n

s]

Current[A]

Rgon：15Ω

Rgon：24Ω

020406080

100120140160180200220

0 5 10 15

Turn

oｆｆ

dV

/dt

[V/n

s]

Current[A]

Rgon：15Ω

Rgon：24Ω

開示先限定


４．３ハードスイッチング評価ブリッジ回路（下回生）

次にブリッジ回路（下回生）構成におけるGaNパワートランジスタのスイッチング特性を把握する上で、図4.3-2,4.3-3に示すような評価回路に適用し、ダブルパルス評価を例に説明します。図4.3-2に示す回路は、上下にGaNパワートランジスタを配置し、駆動回路は図4.3-3を用います。HighサイドのGaNパワートランジスタの回路定数の変化に対するdV/dtを測定するため、安定的に動作可能なデッドタイム(450ns)に設定し、駆動定数は推奨値の表4.3-1を適用します。上下トランジスタの駆動信号のイメージ波形を図4.3-1に示します。

また、GaNの特長である高速スイッチングを実現させるため、アイソレータのスペック項目（Common Mode Transient immunity）は100kV/μs程度のものを使用し、ローサイドスイッチ回路時と同様にゲートループを小さくした弊社基板を用いて評価を行います。

図4.3-1 ブリッジ回路（下回生）時の駆動信号

Highサイド

駆動信号

450ns

Lowサイド

駆動信号

450ns 450ns

OFF OFF OFF

ON ON

OFF

OFF OFF OFF

ON ON

OFF

IL

図4.3-2 ブリッジ回路（下回生）の動作図

図4.3-3 ブリッジ回路の駆動回路

Q1

L1

C1

IL

Driving

circuit

ON

Driving

circuit

OFF

Q1

L1

C1OFF

OFF Q2

Q1C1OFF

ON

IL

Q2


オン動作（逆方向）

オン動作（順方向）

Driving

circuit

Driving

circuit

Driving

circuit

Driving

circuit

IL

Q2

L1

Q1

L1

C1OFF

OFF Q2


Driving

circuit

Driving

circuit

IL

Vcc=

400V

Vcc=

400V

Vcc=

400V

Vcc=

400V

Rgoff_L

Rgon_L

Rig_L

Vdrv_L=12V

Cs_L

Rpd_LRgoff_H

Rgon_H

Rig_H

Vdrv_H=12V

Cs_H

Rpd_H

表4.3-1 駆動定数例

部品名値

Rig 1500Ω

Cs 680pF

Rgon 15Ω

Rgoff 4.7Ω

Rpd 10kΩ

開示先限定





ローサイドスイッチ回路同様に、Rgonはターンオン時のdV/dtに影響しますターンオフ時のdV/dtには、影響を与えません

４．３ハードスイッチング評価ブリッジ回路（下回生）

図4.3-4より、Rgonの変化はターンオン時のdV/dtに影響しており、コイル電流への依存性は、ほぼありません。また、図4.3-5より、ローサイドスイッチ回路同様にターンオフ時のdV/dtには影響がないことがわかります。

【その他の定数について：ローサイドスイッチング回路と同様に変化しますので4.1章を参考にしてください】 Rgoff ：ターンオフ時のdV/dtに影響します。ただし、dV/dtはコイル電流量により大きく依存します。 Rig ： Rigはゲート電流を決める抵抗なので、ターンオン時・ターンオフ時のdV/dtに直接影響を与えません。極端にRigが大きい場合は、オフ期間中にCsの電荷を十分に放電できない可能性がありますのでご注意ください。 Cs ： Qg(<(Vdrv-VGSF)×Cs)を満たしていれば、ターンオン/ターンオフ時のdV/dtに影響しません。

020406080

100120140160180200220

0 5 10 15

Turn

on

dV

/dt

[V/n

s]

Current[A]

Rgon：15Ω

Rgon：24Ω

020406080

100120140160180200220

0 5 10 15

Turn

off

dV

/dt

[V/n

s]

Current[A]

Rgon：15Ω

Rgon：24Ω

開示先限定


５．プリント基板設計

パターン設計時の注意点

(1) パワーループ※1の配線は、可能な限り短くしてください ※1パワーループについてはP31を参照してください

(2) ゲートループ※2は配線は、可能な限り短くし、最小面積になるよう設計してください ※2 ドライバ出力⇒GaN(ゲート端子) ⇒GaN(ソース1端子) ⇒ドライバGND

(3) 上記(2)の配線は、可能な限り太く設計してください

(4) ゲート信号ライン(ゲート駆動回路)－GaN(ドレイン端子)間は、距離を離してください

この章では、基板パターン設計を行う際の注意点を設計例を用いて説明します

GaNパワートランジスタの特長である高速スイッチングと安定した動作を実現するためには、基板上の寄生インダクタンスを抑える駆動回路およびその周辺のパターン設計が大変重要です。

以下の表にパターン設計時の注意点を列挙し、次ページ以降に、設計例のレイアウト図・詳細説明を記載しています。GaNパワートランジスタの特長である高dV/dt、低スイッチングロスを実現し、かつ不安定動作を回避するために、これらの記載を参考にしていただくことをお勧めします。

開示先限定


５．1 パワーループの低インダクタンス化

高速スイッチングを実現するために、プリント基板上の寄生インダクタンスを最小限に抑える必要がありますレイアウトや配線が重要になりますので、基板設計には以下の点に注意してください

５．１低インダクタンスループについて (1) プリント基板上の寄生インダクタンス(Lp)を低減するために、パワーループは最短配線かつ面積が小さくなるように設計して下さい。

・GaN-Tr、SBD、コンデンサは最短距離で部品を配置し、過渡的な電流グループが最短となるようにして下さい。

・ターンオフ時のサージ電圧を抑制できます。・高速スイッチングを実現し、スイッチングロスを低減します。・スイッチング時のリンギングによるロスが低下します。

図5.1-1 パワーループのブロック図

Vin Vout

GND

Lpを

最小に

パワーループ

開示先限定


・ドライバ出力電圧波形の立上りを高速にし、スイッチング時の高dV/dtを実現します。

・ゲートループでの発振リスクを低減します。

(3) ゲート信号ライン(ゲート駆動回路)－ドレインパターン(GaN)間は、距離を離してください。

・ゲート発振のリスクを低減します。・ドライバ出力電圧波形の立上りを高速にし、スイッチング時の高dV/dtを実現します。

図5.1-2 ゲート回路図

寄生インダクタンスを最小にする

ゲートループを最小にする

VCC

図5.1-3 ゲート駆動回路レイアウト例

ゲートループ

ドライバIC

５．1 パワーループの低インダクタンス化

(2) ドライバ出力端子 ⇒ ゲート端子（GaN) ⇒ ソース1端子（GaN) ⇒ ドライバGND端子のループが最短かつ面積が小さくなるようにゲート回路部品を配置して下さい。また、配線は可能な限り太いラインで接続して下さい。（図5.1-2、図5.1-3を参照）

開示先限定


表面裏面

パターン設計の注意点を考慮した基板レイアウトの一例を示します

拡大図を次頁に記載します

５．１プリント基板設計の注意点

開示先限定


GaN Rig

Rgon

Rgoff

SBD

コンデンサコンデンサコンデンサ

Cs

ゲートループの配線は太く、最短になるように設計

ゲート信号ラインとドレインパターンは距離を離す Drv

Cd パワーループは最短配線になるように設計

Rpd

P

Out

N

GaNRig

Rgon

Cs

Rgoff Rpd

④

③

②

①

Drv

SBD

R7

パワーループ

ゲートループ

５．１プリント基板設計の注意点

開示先限定


５．１プリント基板設計の注意点（ブリッジ回路）

【注意点】

・ゲートループの配線は太く、最短になるように設計

・下記赤線のループは最短配線になるように設計

ゲートループ

P

Out

N

GaNRig

Rgon

Cs

Rgoff Rpdパワーループ

GaNRig

Rgon

Cs

Rgoff Rpd

ゲートループ

C1

Drv

Drv

裏面

C1

GaN

GaN

Drv

Rpd

Rig

Rgon

Rg

off

Cs

Drv

Rig

Rgon

Rg

off

Rpd

Cs

表面

開示先限定


0

1

2

3

4

5

6

Rth

[K

/W]

Board size

2layers/with vias not expanded

4layers/with vias not expanded

2layers/with vias expanded

4layers/with vias expanded

8mm□ 12mm□ 16mm□ 20mm□

Ｚ

【PCBパターン放熱特性】・Cuパターンエリア増大により熱抵抗低減は可能ですが、サーマルビアを配置する場合、長辺12mm□以上で飽和傾向となります。

・2層基板と、4層基板の放熱特性を比較すると、0.1～0.3K/W程度で両者に大きな差分はありません。

【参考パターン一例】上記放熱特性を踏まえた場合、コスト(2層＜4層)、周囲パターンに対する影響の観点で効率的と考えられるパターンを以下に示します。 ①層数： 2層 ②サーマルビアエリア： 3.2mm×12mm ③Cuパターンエリア：12mm□ このとき、ジャンクション～PCB裏面までの熱抵抗は4.4[K/W]となります。

記載しているパターン一例は、信頼性を保証するものではございません。御社での実際の環境による評価､見極めをお願いいたします。

表面実装部品の放熱は、主にPCBパターンを介して行われるため、パターン設計が放熱特性に大きく寄与します。放熱特性の観点から、決定したGaN-HFET(SMD Package)の参考PCBパターンを下記に示します。 ①層数： 2層 ②サーマルビアエリア： 3.2mm×12mm ③Cuパターンエリア：12mm□

SMDGaNフットパターン

＜Bottom View＞

飽和傾向

５．２熱設計（参考パターン例：熱抵抗=4.4 K/W）

Ｚ

12mm

12mm

20mm

下面

サーマルビア

エリア

Cuパターン

エリア

(image) Drive Circuit

12mm

12mm

5.5mm

3.2mm

3.5mm

2.5mm

上面

※Gate, Source1周辺には駆動回路パターンが配置されます。

サーマルビア：

0.3Φ / 0.6mmピッチ / Cu厚 20um PCBパターン設計

※サーマルビアの詳細は次頁に示します

20mm

開示先限定


12mm

12mm

20mm

20mm

下面

サーマルビア

エリア

Cuパターン

エリア

(image) Drive Circuit

12mm

12mm

5.5mm

3.2mm

3.5mm

2.5mm

上面

※Gate, Source1周辺には駆動回路パターンが配置されます。

<仕様>

・基材： FR-4

・層数： 2層

・Cu箔厚： 70um

・サーマルビア：下記ご参照

参考PCBパターン

<サーマルビアエリア詳細>

12mm

3.2mm

サーマルビア配置数： 5 × 20 = 100個

ピッチ： 0.6mm (中心間距離) 0.02mm(Cu)

0.26mm (空気)

直径： 0.3Φ Cuメッキ厚: 20um

0.6mm

0.6mm

①層数： 2層 ②サーマルビアエリア： 3.2mm×12mm ③Cuパターンエリア：12mm□

５．２熱設計（参考パターン例：熱抵抗=4.4 K/W）

開示先限定


端子部の参考寸法

ICランドパターン概略図プリント基板パターン概略図メタルマスク開口パターン概略図

L W Lm

Wm

開口部 ①端子部

①端子部

②放熱部

D

E

Lp Wp e

５．３推奨フットプリント

メタルマスク開口

Lm

Wm

プリント基板ランド

Lb

L

Lf

Lp

Wp

W ICランド

端子ピッチ

e

ICランドプリント基板ランドメタルマスク開口

幅 Wp

長さ Lp

幅 W

全長 L

フロントフィレット

Lf

バックフィレット

Lb

幅 Wm

長さ Lm

2.00 1.00 0.50 1.30 0.75 0.20 0.05 1.30 0.70

単位：mm

ICランドパターン、プリント基板パターン、メタルマスクパターンの概略図を示します。

単位：mm

開示先限定


放熱部の参考寸法

例1：開口部6分割の例（面積比41％）

L

W

例2：開口部10分割の例（面積比45％）

Space 1.0mm

Space 0.5mm超 Wm 1.0mm

Lm

1.

0mm

メタルマスク開口パターン概略図 ICランド/プリント基板パターン概略図

ＩＣランド/プリント基板パターンメタルマスク開口パターン

幅Ｗ × 長さＬ幅Ｗｍ × 長さＬｍスリットＳｐａｃｅ

寸法パッケージ規格図のヒートシン

ク露出寸法と同寸とする

1.0～1.5 mm

（円形でも方形でも可） 0.50 ～ 1.00 mm

放熱部ランド寸法とメタルマスク開口との関係は、下式に示す面積比率となるようご設計いただくことを推奨します。

（放熱部メタルマスク開口面積） ÷ （プリント基板の放熱ランド面積） ≒40％

レジスト・メタルマスク仕様参考例を以下に示します。

レジスト仕様：

メタルマスク厚：

基板ランドサイズ＋0.10mm（片側＋0.05mm）

0.13mm レジスト

0.05mm 基板ランド

メタルマスク 0.13mm


開示先限定


実装上の注意事項

・プリント基板上のCuランドパターンは､IC製品中央に露出したダイパッド放熱部デザインと同一形状とし､メタルマスク開口寸法は Cuランドパターンよりも小さくすることをお勧めします。マスク開口をCuランドパターンよりも大きくした場合､レジスト上のハンダ浮遊によるキャピラリーボールやハンダブリッジなどの不良を引き起こす恐れがございます。・先述したメタルマスク仕様は、開口寸法を1.00～1.50mm程度、間隙スペースを0.50～1.00mm程度とすることで、フラックスや基板から発生するガスによるボイド発生の抑制を狙いとしたものです。ボイドを完全に抑制することは難しく､ボイド低減ハンダペーストなどの材料面からのアプローチも併せてご検討ください。・上図寸法は実装信頼性を保証するものではございません。実際の実装条件や環境による実装評価､見極めをお願いいたします。


開示先限定


６．シミュレーション用モデルパラメータについて

S

G

D

LG RG

LD

RD

RS

LS

①スイッチング特性

解析用

②デバイス単体

解析用

GaN Spiceモデルの構成・用途について説明します

本SPICEモデルは、JFETモデルと寄生素子で構成されています

モデルパラメータファイルには、2種類のモデルが含まれています

モデルパラメータ(2種類) 構成用途

① スイッチング特性解析用デバイス単体と、各端子に寄生インダクタンスを配置

スイッチング動作検証

② デバイス単体解析用デバイス単体

各端子に寄生素子を配置していません

機能検証 ※ 寄生成分を含むモデルに比べ、検証時間が短縮します

※ シミュレーションの収束性が向上します

【注意事項】

(1) 温度設定は、25℃固定でご使用下さい ※ 設定値を変更すると、正常に動作しない場合があります

(2) 端子名の順番が品種毎に異なりますので、品種毎に

端子順番をご確認下さい ※ モデルはCadence社 OrCAD PSpice 16.6-p003で簡易動作検証を

行っておりますが、使用ツール、回路構成、動作条件によっては、安定に

動作しない場合があります

(3) モデルファイルのご要望は担当営業にご連絡お願いします

開示先限定


S

G

D

LG RG

LD

RD

RS

LS

(gate0) (gate)

(source0)

(source)

(drain)

(drain0)

(2) GIT_NP19_CGS_V0 (3) GIT_NP19_CGD_V0

(1) GIT_NP19_ID_V0 (4) DIODE_DS_V0

GaN GIT

例）モデルパラメータファイル: GIT_PGA26E19BA_REV002.lib

モデル名 : GIT_PGA26E19BA

.subckt GIT_PGA26E19BA D G S モデル名ターゲット特性

GIT_NP19_ID_V0 I-V特性（逆バイアス特性を含む）

GIT_NP19_CGS_V0 Cgs の電圧（Vds、Vgs）特性

※DC電流は流れません

GIT_NP19_CGD_V0 Cgd の電圧（Vds、Vgs）特性


DIODE_DS_V0 Cds の電圧（Vds）依存性

< モデル構成と各モデルのターゲット特性>

①スイッチング特性解析用モデル（デバイスとパッケージのインダクタンスを含むモデル）・複数のJFETモデルと、Diodeモデル、パッケージの寄生インダクタンスモデルで構成されています

・各モデルのパラメータは、下記の表に示す各特性に対して最適化されています

６．1 GaN Spiceモデルの詳細(1)

デバイスとパッケージのインダクタンスを含むモデル

開示先限定


例）モデルパラメータファイル: GIT_PGA26E19BA_REV002.lib

モデル名 : GIT_PGA26E19BA_INT

モデル名ターゲット特性

GIT_NP19_ID_V0 I-V特性I-V特性（逆バイアス特性を含む）

GIT_NP19_CGS_V0 Cgs の電圧（Vds、Vgs）特性


GIT_NP19_CGD_V0 Cgd の電圧（Vds、Vgs）特性


DIODE_DS_V0 Cds の電圧（Vds）依存性

< モデル構成と各モデルのターゲット特性>

②デバイス単体解析用モデル・複数のJFETモデルと、Diodeモデルで構成されています

・パッケージ寄生成分は含まれていません

・各モデルのパラメータは、下記の表に示す各特性に対して最適化されています。

G

D

RG

RD

RS

LS

(gate)

(source)

(drain)

(2) GIT_NP19_CGS_V0 (3) GIT_NP19_CGD_V0

(1) GIT_NP19_ID_V0 (4) DIODE_DS_V0

GaN GIT

.subckt GIT_PGA26E19BA_INT D G S

デバイス単体のモデル

６．1 GaN Spiceモデルの詳細(2)

開示先限定


③4端子（ソース1端子付き）パッケージへの対応について・面実装パッケージ品には、ソース端子との共通インピーダンスを抑制するためにSource1端子を設けています

・4端子パッケージに対する寄生インダクタンスの組込みについては、②デバイス単体解析用途モデルを使用し、下図のようにS端子からノードを分岐し、Source1端子の寄生成分LSSと、Source2端子の寄生成分LSを、それぞれモデル外部に配置下さい。

・パッケージの寄生インダクタンス値は、電磁界解析の結果より、以下の自己インダクタンスを抽出しています【PGA26E19BAの場合（参考値）】 LSS（Source1端子）： 2.0nH程度 LS （Source2端子）： 1.5nH程度 LG（ゲート端子）： 4.0nH程度 LD（ドレイン端子）： 2.0nH程度

※インダクタンス値は、実装基板上の寄生インダクタンスも考慮して頂き、適切な値に設定してください

S

G

D

LG RG

LD

RD

RS

LS

②デバイス単体

解析用

LSS Source1

Source2

Gate

Drain

デバイス単体のモデル

６．1 GaN Spiceモデルの詳細(3) 4端子パッケージへの対応例

開示先限定


安全の為にお守りください

危険・製品を安全にお使いいただくため、製品仕様書とアプリケーションノートを必ずお読み下さい。・高電圧を印加した状態で、製品に触れることができる環境下での取り扱いをしないでください。感電、焼損のおそれがあります。警告・製品定格内（電圧、電流、温度）で御使用下さい。焼損、破裂の恐れが有ります。・デバイス評価時、システムの接地端子は必ず接地して下さい。感電のおそれがあります。・デバイスの改造・加工を行った状態で使用しないで下さい。焼損、破裂のおそれがあります。注意・水のかかる場所や腐食性ガスの雰囲気、可燃物のそばで使用しないで下さい。感電、火災のおそれがあります。・製品に高電圧を印加する場合、誤って製品やその他部品に手が触れないようにカバーを設けるなどの安全対策を行って下さい。

開示先限定


本書に記載の技術情報および半導体のご使用にあたってのお願いと注意事項

(1) 本書に記載の製品および技術情報を輸出または非居住者に提供する場合は、当該国における法令、特に安全保障輸出管理に関する法令を遵守してください。

(2) 本書に記載の技術情報は、製品の代表特性および応用回路例などを示したものであり、それをもってパナ

ソニック株式会社または他社の知的財産権もしくはその他の権利の許諾を意味するものではありません。したがって、上記技術情報のご使用に起因して第三者所有の権利にかかわる問題が発生した場合、当社はその責任を負うものではありません。

(3) 本書に記載の製品は、一般用途(事務機器、通信機器、計測機器、家電製品など)、もしくは、本書に個別に記載されている用途に使用されることを意図しております。特別な品質、信頼性が要求され、その故障や誤動作が直接人命を脅かしたり、人体に危害を及ぼす恐れの

ある用途－特定用途(車載機器、航空・宇宙用、輸送機器、交通信号機器、燃焼機器、医療機器、安全装置など)でのご使用を想定される場合は事前に当社営業窓口までご相談の上、使用条件等に関して別途、文

書での取り交わしをお願いします。文書での取り交わしなく使用されたことにより発生した損害などについては、当社は一切の責任を負いません。

(4) 本書に記載の製品および製品仕様は、改良などのために予告なく変更する場合がありますのでご了承くだ

さい。したがって、終的な設計、ご購入、ご使用に際しましては、事前に新の製品規格書または仕様書をお求め願い、ご確認ください。

(5) 設計に際しては、絶対大定格、動作保証条件(動作電源電圧、動作環境等)の範囲内でご使用いただきま

すようお願いいたします。特に絶対大定格に対しては、電源投入および遮断時、各種モード切替時などの過渡状態においても、超えることのないように十分なご検討をお願いいたします。保証値を超えてご使用された場合、その後に発生した機器の故障、欠陥については当社として責任を負いません。また、保証値内のご使用であっても、半導体製品について通常予測される故障発生率、故障モードをご考

慮の上、当社製品の動作が原因でご使用機器が人身事故、火災事故、社会的な損害などを生じさせない冗長設計、延焼対策設計、誤動作防止設計などのシステム上の対策を講じていただきますようお願いいたします。

(6) 製品取扱い時、実装時およびお客様の工程内における外的要因（ESD、EOS、熱的ストレス、機械的スト

レス）による故障や特性変動を防止するために、使用上の注意事項の記載内容を守ってご使用ください。分解後や実装基板から取外し後に再実装された製品に対する品質保証は致しません。また、防湿包装を必要とする製品は、保存期間、開封後の放置時間など、個々の仕様書取り交わしの折に

取り決めた条件を守ってご使用ください。

(7) 本書に記載の製品を他社へ許可なく転売され、万が一転売先から何らかの請求を受けた場合、お客様においてその対応をご負担いただきますことをご了承ください。

(8) 本書の一部または全部を当社の文書による承諾なしに、転載または複製することを堅くお断りいたします。

No.010618

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