f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica hardware ram...
TRANSCRIPT
![Page 1: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/1.jpg)
f r i e s l a n d c o l l e g e
opleidingen
telematica en
automatiseringselektronica
HARDWARE
RAM geheugens
P.Ferwerda maart 1998
![Page 2: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/2.jpg)
Menu
SRAM
DRAM
Refreshen
Deel 1: statische RAM IC’s
Deel 2: dynamische RAM IC’s
Deel 3: het refreshen van DRAMs
Stoppen met deze presentatie
Terug naar homepage P. Ferwerda
Stoppen
![Page 3: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/3.jpg)
Deel 1: statische RAM IC’s
Om naar de volgende afbeelding te gaan: druk op spatiebalk
![Page 4: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/4.jpg)
Statische RAM IC’s (SRAM)
• Per geheugencel een flipflop
• Snel: accesstime 10 - 20 nstoepassing: CACHE
• Geheugen dissipeert veel energie. Gevolg: geringe integratiedichtheid
• Voordeel: eenvoudige aansturing
![Page 5: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/5.jpg)
Statische RAM IC’s (SRAM)
5116
A0
A10
D0
D7
WECS
OE
Voorbeeld: 5116 SRAM IC
![Page 6: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/6.jpg)
Statische RAM IC’s (SRAM)
A0
A10
D0
D7
WECS
OE
Vraag: hoe groot is dit geheugen IC?
![Page 7: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/7.jpg)
Statische RAM IC’s (SRAM)
A0
A10
D0
D7
WECS
OE
Antwoord: 11 adreslijnen geeft 211=2048 adressen8 datalijnen. Dus grootte is 2K x 8
![Page 8: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/8.jpg)
Statische RAM IC’s (SRAM)
A0
A10
D0
D7
WECS = 0
OE
Aansturen IC:1e adrescode aanbieden en CS laag maken
![Page 9: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/9.jpg)
Statische RAM IC’s (SRAM)
A0
A10
D0
D7
WECS = 0
OE
2e Het betreffende adres wordt geactiveerd
![Page 10: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/10.jpg)
Statische RAM IC’s (SRAM)
A0
A10
D0
D7
WECS = 0
OE
3e Als /WE = 0 wordt er een schrijfbewerking uitgevoerd( /WE is not write enable)
0
![Page 11: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/11.jpg)
Statische RAM IC’s (SRAM)
A0
A10
D0
D7
WECS = 0
OE
WRITE bewerking:De processor zet een waarde op de databus die wordt
overgenomen in de geheugenlocatie
0
uP
![Page 12: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/12.jpg)
Statische RAM IC’s (SRAM)
A0
A10
D0
D7
WECS = 0
OE
3e Als /WE = 1 wordt er een leesbewerking uitgevoerd
1
![Page 13: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/13.jpg)
Statische RAM IC’s (SRAM)
A0
A10
D0
D7
WECS = 0
OE
READ bewerking:De inhoud van het geactiveerde geheugenadres wordt op
de databus gezet en door de processor gelezen
1
uP
![Page 14: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/14.jpg)
Statische RAM IC’s (SRAM)
Samengevat:
CS WE
1 X geheugenstand, IC is nietgeactiveerd
![Page 15: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/15.jpg)
Statische RAM IC’s (SRAM)
Samengevat:
CS WE
1 X geheugenstand, IC is nietgeactiveerd
0 0 schrijfbewerking (write)
![Page 16: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/16.jpg)
Statische RAM IC’s (SRAM)
Samengevat:
CS WE
1 X geheugenstand, IC is nietgeactiveerd
0 0 schrijfbewerking (write)
0 1 leesbewerking (read)
![Page 17: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/17.jpg)
Einde deel 1
Terug naarmenu
![Page 18: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/18.jpg)
Deel 2: dynamische RAM IC’s
Om naar de volgende afbeelding te gaan: druk op spatiebalk
![Page 19: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/19.jpg)
Dynamische RAM IC’s (DRAM)
• Per geheugencel een condensator
• Tamelijk traag: accesstime 60 - 70 nstoepassing: werkgeheugen (simms)
• Geheugen dissipeert weinig energie. Grote integratiedichtheid mogelijk
• Nadeel: geheugen IC moeten we refreshen.
![Page 20: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/20.jpg)
Dynamische RAM IC’s (DRAM)
Opbouw DRAM IC 4116 (16Kx1)
A0
A6
/RAS
/CAS
/WData inData uit
![Page 21: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/21.jpg)
Dynamische RAM IC’s (DRAM)
Twee 1 uit 128 decoders met latch (D-flipflops)
A0
A6
/RAS
/CAS
/WData inData uit
ROW adress decoder
COLUMN adres decoder
![Page 22: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/22.jpg)
Dynamische RAM IC’s (DRAM)
Bij een neergaande flank op de klokingang van de decoders wordt de waarde “bevroren”
A0
A6
/RAS
/CAS
/WData inData uit
Edge triggered op deneergaande flank
![Page 23: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/23.jpg)
Dynamische RAM IC’s (DRAM)
Een 128 x 128 geheugenmatrix
A0
A6
/RAS
/CAS
/WData inData uit
![Page 24: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/24.jpg)
Dynamische RAM IC’s (DRAM)
Een geheugencel wordt geactiveerd als zowel dehorizontale als de verticale lijn actief (1) is.
A0
A6
/RAS
/CAS
/WData inData uit
geheugencel
![Page 25: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/25.jpg)
Dynamische RAM IC’s (DRAM)
Logica voor datatransport
A0
A6
/RAS
/CAS
/WData inData uit
![Page 26: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/26.jpg)
Dynamische RAM IC’s (DRAM)
Het IC wordt aangestuurd via een speciale schakeling:de DRAM controller (vaak één IC)
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
![Page 27: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/27.jpg)
Dynamische RAM IC’s (DRAM)
We gaan nu stap voor stap bekijken hoe een bit uit hetgeheugen wordt gelezen (read), of geschreven (WRITE)
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
![Page 28: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/28.jpg)
Dynamische RAM IC’s (DRAM)
Afspraak: een draad waar een 1 op staat tekenen werood, een 0 wordt groen getekend
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
![Page 29: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/29.jpg)
Dynamische RAM IC’s (DRAM)
Op de adres bus staat 0302H en er is een /CS signaal./RAS en /CAS zijn beide nog 1.
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 30: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/30.jpg)
Dynamische RAM IC’s (DRAM)
De DRAM controller verbindt de adreslijnen A0 t/m A6 met het IC
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 31: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/31.jpg)
Dynamische RAM IC’s (DRAM)
Vervolgens maakt de DRAM controller /RAS laag
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 32: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/32.jpg)
Dynamische RAM IC’s (DRAM)
Door deze negatieve flank worden de D-flipflops in derow-decoder geklokt en wordt een van de uitgang 2 actief
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 33: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/33.jpg)
Dynamische RAM IC’s (DRAM)
Daarna verbindt de controler de adreslijnen A7 t/m A13met het IC en maakt /CAS (column address strobe) laag.
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 34: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/34.jpg)
Dynamische RAM IC’s (DRAM)
Door de neergaande flank op de column addres decoderwordt uitgang 3 van deze decoder actief
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 35: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/35.jpg)
Dynamische RAM IC’s (DRAM)
Als beide strobe signalen 0 zijn is de aangewezen geheugen cel geactiveerd.
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 36: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/36.jpg)
Dynamische RAM IC’s (DRAM)
Als er een READ bewerking moet worden uitgevoerd, moetde /W lijn 1 zijn. De inhoud van de geheugencel wordt op
de “data out” aansluiting gezet
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 37: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/37.jpg)
Dynamische RAM IC’s (DRAM)
Voor een WRITE bewerking maken we /W=0.De data wordt nu van de “data in” aansluiting gekopieerd
naar de geheugencel
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 38: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/38.jpg)
Dynamische RAM IC’s (DRAM)
Hierna kan de DRAM controller de multiplexeruitschakelen en de signalen /RAS en /CAS weer
hoog maken. De cyclus is nu afgelopen
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 39: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/39.jpg)
Einde deel 2
Terug naarmenu
![Page 40: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/40.jpg)
Deel 3: Het refreshen van DRAMs
Om naar de volgende afbeelding te gaan: druk op spatiebalk
![Page 41: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/41.jpg)
Het refreshen van DRAMs
• Elke geheugencel bestaat uit een condensator• Deze heeft een capaciteit van slechts ± 0,04 pF• De condensator moet elke 2 ms worden
bijgeladen. Dit noemen we verversen of refreshen• De DRAM controller zorgt hiervoor
![Page 42: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/42.jpg)
Het refreshen van DRAMs
Het IC ververst automatisch een volledige rij geheugencellen zodra deze wordt geselecteerd.
A0
A6
/RAS
/CAS
/WData inData uit
01
![Page 43: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/43.jpg)
Het refreshen van DRAMs
Als we op de adreslijnen de waarde 0000001B plaatsenen het /RAS signaal 0 maken wordt de bovenste rij
geheugencellen gerefreshed.
A0
A6
/RAS
/CAS
/WData inData uit
01
![Page 44: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/44.jpg)
Het refreshen van DRAMs
Zolang we /CAS hoog houden wordt er nooit een READof een WRITE bewerking uitgevoerd.
Maken we /RAS weer 1 dan is uitsluitend de rij gerefreshed
A0
A6
/RAS
/CAS
/WData inData uit
01
![Page 45: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/45.jpg)
Het refreshen van DRAMs
Als het IC niet door de processor wordt benaderd, gaatde DRAM controller het IC refreshen
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
![Page 46: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/46.jpg)
Het refreshen van DRAMs
Hiertoe bevindt zich in de DRAM controller een 128 standen teller.
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
TE
LL
ER
![Page 47: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/47.jpg)
Het refreshen van DRAMs
Als het even kan wordt de teller aangesloten op deadreslijnen van het IC en wordt er een korte 0-puls
op /RAS gegeven.
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
TE
LL
ER
Row wordtgerefreshed
![Page 48: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/48.jpg)
Het refreshen van DRAMs
De teller wordt nu verhoogd en er wordt weer eenpuls op /RAS gegeven.
De volgende rij wordt nu gerefreshed
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
TE
LL
ER
+1
Row wordtgerefreshed
![Page 49: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/49.jpg)
Het refreshen van DRAMs
LET OP: /CAS blijft 1 en de teller moet binnen 2 ms alle standen doorlopen. Als dit in gevaar komt kan de
controller toegang weigeren
A0
A6
/RAS
/CAS
/WData inData uit
DRAM controller
A0
A13
AD
RE
SB
US
C
OM
PU
TE
R
/CS
01
/RAS
/CAS
TE
LL
ER
![Page 50: f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998](https://reader031.vdocuments.site/reader031/viewer/2022013101/5551a0f14979591f3c8bc131/html5/thumbnails/50.jpg)
Einde van deze presentatie
Terug naarmenu