先端CMOSアナログ集積回路の課題と今後の展開先端CMOSアナログ集積回路の課題と今後の展開

大阪大学 谷口研二

概要Ⅰ.MOSFETを用いた増幅回路Ⅱ.高速アナログ回路設計のポイントⅢ.CMOSアナログ回路のレイアウト

常にMOSFET構造を意識しながら…..

CMOSによる回路実現を前提として….

Ⅰ.MOSFETを用いた増幅回路Ⅰ.MOSFETを用いた増幅回路

1. MOSFETの基本構造

2. MOS素子を用いた増幅回路

3. 増幅回路の周波数特性

4. 半導体ロードマップと新構造デバイス

1

3

10

200019901980

12V

5V

3.3V2.5V

1.8V

西暦(年)

電源電圧

(V)

CMOSアナログ回路の電源電圧の推移CMOSアナログ回路の電源電圧の推移

Dennard: 比例縮小原理 側壁酸化膜

素子間分離酸化膜

(ゲート電極)多結晶シリコン

低濃度不純物層

高濃度不純物層

ソース ドレイン

p型シリコン基板

1.MOSFETの基本構造1.MOSFETの基本構造

金属膜

p型シリコン基板

シリサイド

p型シリコン基板

p型シリコン基板

Al/Cu/Si

SiO2SiO2 W-plug

Al/Cu/Si

ドレイン電圧 VDS

ドレイン電流

I D

出力抵抗roと相互コンダクタンスgm出力抵抗roと相互コンダクタンスgm

( ) ( )

DGS

Dm

DDS

Do

DSTGSD

IdVdIg

IdVdIr

VVVI

β

λ

λβ

2

1

12

1

2

≈=

≈⎟⎟⎠

⎞⎜⎜⎝

⎛=

+−=

−

VGS

ポイント: バイアス電流IDの関数

(アナログ回路にとって重要な2つのパラメータ)

p型基板

ソース ドレイン

すべての容量は電位に依存する

MOSFETの寄生容量MOSFETの寄生容量

(MOSFETの詳細な小信号モデル)

rogmvgs

いろいろな場所に寄生容量がある

?

チャネル幅Wの大きな素子→ ドレイン面積が大

Doxm ICL

Wg μ2=

--- 高速動作の鍵 ---①gmの大きな素子を用いる②負荷容量Coutを低減する

を大きくL

W

を大きくDI

チャネル幅Wの大きな素子のレイアウトチャネル幅Wの大きな素子のレイアウト

W

L

out

mu C

g=ω

消費電力と高速性とのトレードオフ

D

S

G

Coutgmvgs

Ｓ ＳＤＤ ＳＤ ＳＤ

Ｓ ＳＤ ＤＳ

ドレイン容量が半分

回路の性能を上げる

4W

ドレイン領域を共通化して容量を下げる

W

L

p型基板

ソース ドレイン

MOSFETのデバイスパラメータMOSFETのデバイスパラメータ

mg

or

dsubgd CC ,高速応答性

増幅利得 omrgA→

Cgm

u →ω

まとめると….

5.1

3.0

≈

≈

gs

dsub

gs

gd

CCCC

dsubC

目安(最先端技術)

MOSFETの微細化MOSFETの微細化

素子の微細化によってgm, ro, Cはどのように変化するのか

ドリフト速

度(cm/sec)

印加電界(V/cm)

104103 105

107

106

素子が小さくなると….ドリフト速度の飽和素子が小さくなると….ドリフト速度の飽和

オームの法則適用領域

cmVm

V /1015.0

5.1 5=μ

速度飽和領域

素子内の平均電界

2)(2

TGSoxoDsat VVCL

WI

MOSFET

−= μ

長チャネル

ドレイン電圧 VD

ドレイン電

流I D

(VG-VT)2 に比例して増加する

2)(2

TGSoxoDsat VVCL

WI

MOSFET

−= μ

長チャネル

ドレイン電圧 VD

ドレイン電

流I D

ドレイン電圧 VD

ドレイン電

流I D

ゲート電圧に対してほぼ等間隔

(VG-VT)2 に比例して増加する

)](1[2)(

2

TGS

TGSoxoDsat VVL

VVCWI

MOSFET

−+−

=θ

μ

短チャネル

より一般的な式

VT VGS

gm

L 大

L 小

gmのゲート電圧依存性gmのゲート電圧依存性

):( 最大値一定oxsm WCvg =速度飽和領域

( )TGSm VVL

Wg −∝

微細MOSFETのgmはほぼ一定

GS

Dm V

Ig∂∂

≡

電気的特性のまとめ電気的特性のまとめ

DGS

Dm

DDS

Do

IdVdIg

IdVdIr

β

λ

2

11

≈=

≈⎟⎟⎠

⎞⎜⎜⎝

⎛=

−

oxsGS

Dm

nDDS

Do

WCvdVdIg

IdVdIr

≈=

≈⎟⎟⎠

⎞⎜⎜⎝

⎛=

−

λ1

1

長チャネルMOSFET 短チャネルMOSFET

n=0.8～0.5

ID に依存しない

Cgm

u →ωCgm

u →ω

ID に依存する

一定一定

微細化が鍵

MOSFETの非平衡輸送現象MOSFETの非平衡輸送現象

時間

電流

ソース電流

ドレイン電流

応答の時間遅れがある

究極の高速回路を設計を行う際に考慮すべきポイント

NQS(Non-Quasi-Static)効果NQS(Non-Quasi-Static)効果

MOSFETの非平衡輸送MOSFETの非平衡輸送

VD

ID

Time

Vg印加

分布定数回路

+ + + ++

MOSFETの非平衡輸送MOSFETの非平衡輸送

Time

Vg印加

NQSR

Cgs

簡易モデル

gsNQSCR

キャリア走行時間→ τ*

τ*

Cgs

Quasi Static

•低周波信号

Non-Quasi Static

•高周波信号

NQS(Non-Quasi-Static)効果のまとめNQS(Non-Quasi-Static)効果のまとめ

gsgsg vCq =

成されるに応じたチャネルが形gsv

に追随しないが gsg vq

)(信号遅延に追随しないが gsd vi

)(キャリア走行時間

がすぐに流れないdi

( )に近いオーダーTω

0.4 0.4 0.4

ゲート長

EOT

2004 2005 2006 2007 2008 2009 2012

ゲート空乏

ゲートリーク

オフリーク

移動度増大

飽和速度増大

65 53 45 37 32 28 20

2.1 2.1 1.9 1.6 1.5 1.4 1.2

nmnm

0.8 0.7 0.7 0.7 nm

0.5 0.9 1.5 2.2 3.1 4.8 10 0.01A/cm2

10 15 20 25 30 40 60 pA/um

1.0 1.0 1.0 1.0 1.3 1.3 1.3

1.0 1.0 1.0 1.0 1.0 1.0 1.0

相対性能 1.17 1.42 1.64 1.88 2.39 2.64 4.10 基準2003年

半導体ロードマップ半導体ロードマップ

High k メタルゲート歪シリコン

FD-SOI

基板

多結晶シリコンゲート→ 金属ゲート(低抵抗)

ゲート酸化膜→ 高誘電膜(Cox up)

シリコン基板→ 歪Si基板( )upoμ

MOSFETの改良(手軽版)MOSFETの改良(手軽版)(2007年頃までに….)

遅延時間の短縮

反転電子数の増加

反転電子移動度の増加

テクノロジーブースター(Technology Booster)

なぜ金属ゲート?なぜ金属ゲート?

＋ ＋ ＋ ＋＋

多結晶シリコン膜

ゲート空乏化(0.3～0.6nm)

反転電子の量子化(0.4nm)

実効ゲート膜厚の減少

高濃度ドーピングが必要

EOT (Effective oxide thickness)→2nm

なぜ金属ゲート?なぜ金属ゲート?

＋ ＋ ＋ ＋＋

多結晶シリコン膜

反転電子の量子化

金属ゲート膜TiN, TaN, NiGe,HfN, NiSiなど

余分

Ta TaN

TaN

TaSiN

W

Mo

TiN

n+poly Si

p+poly Si

n-MOSFET

p-MOSFET

1. デュアルメタル2. シングルメタル3. シリサイド

P-MOS,n-MOS

Ec

Ev

なぜ高誘電膜?なぜ高誘電膜?

＋ ＋ ＋ ＋＋

多結晶シリコン膜

○実効ゲート膜厚の減少○ゲートリーク電流の減少(～1/500)

高誘電膜材料HfSiON, HfO2, HfAlOx, Al2O3など

高誘電膜の問題点高誘電膜の問題点

高誘電膜材料HfSiON, HfO2, HfAlOx, Al2O3など

3. 微量酸素雰囲気中の熱処理で低誘電率層がHigh-k/Si界面に

形成される。

防止策:バリア層(Si3N4, Al2O3)の使用

問題点1. 移動度の低下(50%～95%)

2. Boronの突き抜け(CVD堆積膜)

4. 高温熱処理が困難(アモルファス→結晶)

5. フェルミレベル・ピニング(しきい値が高め)

→ 金属ゲート材料

ひずみの印加方法

チャネル方向

GS D

1軸圧縮応力

l||

l0(=不変)

l⊥

2軸引っ張り応力

l||

l||

l⊥

Si原子

Ge原子l⊥

l||

SiSiGe SiGeソース ドレイン

l⊥

l||

Si

SiGe

〈110〉

SiGe

Si

ひずみSi

Ge

Si

・結晶構造・格子間隔

電子や正孔の移動度が大きい→ 電気が流れ易い

ひずみSi膜(Strained Si)ひずみSi膜(Strained Si)

ドレイン電圧 VD

ドレイン電

流I D

P型基板

P型基板

ソース ドレインSiGe層

飽和ドレイン電圧が低下

これが小さくできる低電圧動作可能

線形特性領域に差がみられる線形特性領域に差がみられる

ドレイン電圧 VD

ドレイン電

流I D 飽和特性領域では

ほとんど差がない

プロセス技術者と回路技術者と間の誤解プロセス技術者と回路技術者と間の誤解

回路を試作したが、そんな結果にならなかった

ひずみSi-MOSは電流駆動力がとても大きい

しきい値が同じなら…

プロセス屋

mg に関する見解の差

＋ ＋ ＋ ＋＋

多結晶シリコン膜

なぜ歪シリコン膜?なぜ歪シリコン膜?

Si/Ge

Ge, Si/Geなど基板材料の変更

問題点○特性のばらつき(製造歩留まり)

○反転電子の飽和速度は?(移動度は大だが、飽和速度はほとんど変わらない?)

高ストレス膜

欠陥密度不純物原子の異常拡散

将来の新構造デバイス

1. SOI MOSFET

2. ソース・ドレイン領域を工夫したデバイス

3. マルチゲート構造

酸化膜

酸化膜

Si

Si

水素イオン注入層

ウエハ貼り合せ

SOI-MOSFETの作り方SOI-MOSFETの作り方

ウエハ2枚

Smartcut熱処理

埋め込み酸化膜

Si

Silicon on insulator

n-ウエル

p型基板

シリサイド

トレンチ分離

n-MOSFET p-MOSFET

埋め込み酸化膜

シリコン基板

SOI膜領域

SOI-MOSFETの占有面積は小さい(1)(素子間分離が容易)

Latch-up freeマスク枚数減

ウエル

VDD VSS入力

出力

SOI基板

Si基板

SOI-MOSFETの占有面積は小さい(2)(ウエルが不要)

SOI 高密度化が可能

I DS

VGS

SOI-MOSFETの電流駆動力SOI-MOSFETの電流駆動力

バルクMOSFET

埋め込み酸化膜

SOI-MOSFET

0

埋め込み酸化膜

バルクMOSFET SOI-MOSFET

SOI-MOSFETはドレイン容量が小さい(高速動作に適している)

SOI-MOSFETはドレイン容量が小さい(高速動作に適している)

ドレイン容量2SiO

Dox

SOI

tSC

Dε=

Si

DSi

BulkD d

SC ε= >

Ⅱ.高速アナログ集積回路設計のポイントⅡ.高速アナログ集積回路設計のポイント

1.素子のマッチング(入力差動対)

2.オペアンプの最大GBWについて

3.PSRR(Power Supply Rejection Ratio)差動入力対カレントミラー回路

1.MOS素子のマッチング1.MOS素子のマッチング

( )22 TGSD VVI −=β

1.素子特性のミスマッチの要因

○系統的に特性がばらつく

○ランダムな統計的ばらつき

2.ミスマッチを軽減する方法

7°オフ方向

Si結晶をこの方向

から見たとき

レイアウトのポイント電流の方向と対称線を並行にする

斜めS/Dイオン注入によりCGDが大きく異なる

斜めイオン注入(7°off)

イオン注入工程: ミスマッチイオン注入工程: ミスマッチ

可

不可

ゲート電極

不可

S SD D

gmが異なる

ランダムな統計的ばらつきランダムな統計的ばらつき

不純物原子数のゆらぎが原因

移動度μのばらつきが最大原因

K.R.Laksmlkumar, R.A.Hadaway, and M.A.Copeland,”Characterization and Modeling of Mismatch in MOS transistors for Precision Analog Design,” IEEE Journal of Solid State Circuits, SC-21, 1057 (1986).

M.J.M.Pelgrom, A.C.J.Duinmaijer, and A.P.G.Welbers,”Matching Properties of MOS transistors,”IEEE Journal of Soilid-State Circuits, SC-24, 1433 (1989)

( )

VALWtAV

mALWA

tL

WC

VVI

VTox

VTT

oxox

TGSD

1

%2

,

22

=≈Δ

=≈Δ

=

−=

μ

μパターン寸法、μ

ββ

ββ

β

β

P型基板

酸化膜

拡大図

ソース ドレイン

SiO2

Si

界面準位

酸素原子

シリコン原子

(ランダムに発生)

β値ばらつきの微視的な原因β値ばらつきの微視的な原因

(もちろんリソグラフィによるパターンのばらつきもあるが…)

雑音の原因f1

MOSFET対の精度MOSFET対の精度

基板

- --- - - - - - -

- - - -

-

-- -

- - -

電流ミラー回路差動入力対

G G

(MOSFET対のマッチング)

ゲート電極をはずしてみると…. ][ 2μmLW

][mV

しきい値

ばらつきの

標準

偏差

1 5 10 50

1

5

LW を大きくすると

ΔVT は小さくなる

L

しきい値ばらつきのゲート面積依存性しきい値ばらつきのゲート面積依存性

LWtAV ox

VTT ≈Δ

基板

- --- - - - - - -

- - - -

-

-- -

- - -

しきい値のばらつき---統計的な不純物原子数のゆらぎ---

しきい値のばらつき---統計的な不純物原子数のゆらぎ---

VAVT 1=

LWtA

CQ

V oxVT

ox

deplT ≈

Δ=Δ

T.Mizuno, J.Okamura and A.Toriumi,”Experimental study o f threshold voltage fluctuation due to statistical variation of channel dopant number in MOSFETs,”IEEE Trans. On Electron Devices, ED-41, 2216 (1994)

mVVnmtmWL

T

ox

205,25.0

=Δ=== μ

Bias

VI1 VI2

入力オフセット電圧を小さくするには入力オフセット電圧を小さくするには

VALWtAV

VT

oxVTT

1≈

=Δ

入力差動対

面積(LW)が一定の下

W/Lを大きくする→ VGS-VT が小さくなる

ゲート面積LWを大きくする→ ΔVTが小さくなる

( ) ( )

( ) ( )ββ

ββ

2

22

21

222

2211

1

Δ−−Δ≅−≡Δ

−=−

TGSTGSGSost

TGSTGS

VVVVVV

VVVV

M1 M2

Bias

VGS1 VGS2

M1, M2に同一電流が流れる条件

オフセット電圧の低減法オフセット電圧の低減法

VGS(V)VT

ΔID

ID

43210βのばらつき

しきい値VTのばらつき

カレントミラー回路の電流ミスマッチの低減法カレントミラー回路の電流ミスマッチの低減法

しきい値VTとβ値の双方が影響する

( )

22

2

4

2

⎟⎟⎠

⎞⎜⎜⎝

⎛ Δ+⎟⎟

⎠

⎞⎜⎜⎝

⎛−

Δ=

Δ

−=

ββ

β

TGS

T

D

D

TGSD

VVV

II

VVI

I1 I2

電流ミスマッチを小さくするには(2)電流ミスマッチを小さくするには(2)

VGS(V)VT

ΔID

ID

43210βのばらつき

しきい値VTのばらつき

Lを大きく、Wを小さくする

LWCoxμβ =

この辺りを使う

オーバードライブ電圧大きくする

Iref

面積(LW)が一定の下

RgIIRIgI mD

DDmD =

Δ→=Δ

R

カレントミラー回路の配置法(1)カレントミラー回路の配置法(1)

回避策

不可 可

カレントミラー回路の配置法(2)カレントミラー回路の配置法(2)

近距離

Decoupling キャパシタ(高周波回路では必須)

電流分配

長距離

電圧分配

2. オペアンプの最大GBWについて2. オペアンプの最大GBWについて

与えられたTechnologyの下で….最高速オペアンプを実現するには

MOSFETの遮断周波数MOSFETの遮断周波数

ioutiin

iout

Cgd

Cgs

gmvin

ro

gs

m

gdgs

mT

in

out

Cg

CCg

ii

3.11 =

+≈→= ω

( ) ingdgsin vCCji += ω

( ) ingdmout vCjgi ω−=

iin

3.0≈gs

gd

CC

Q

( )TT fπω 2=

一般に….

AVDD

Vin1 Vin2

output

・出力ポール(p1)・ミラーポール(p2)

A点の容量 dsubgdgs CCC ++2

4.22

3.122

Tp

gs

dsub

gs

gd

Tp

dsubgdgs

m

CC

CCCCC

gpωω

≈++

=++

=

3.075.05.1≈

gs

dsub

CC

S SD

S D

p1

AVDD

VI1 VI2

output

0

-20dB/dec開ループ利得

帯域

Ao

周波数

利得・帯域幅(GBW)

1p GBWp 22 ≈

522

maxTppGBW

ω≈=

注意: GBWはカレントミラーMOSFETできまる

4.22Tpp

ω≈

位相余裕を考えると….

GHzGHzGBW

Tp 52)2(1max

×≈=πω

πQ p1

322

maxTpApGBW

ω≈=

1.23.1

2Tp

Apω

=

GHzGHzGBW

Tp 527.1max

×≈=πωQ

A

pチャネルMOSFETのミラーポールを回避するgsC 一つ分少ない

522

maxTnBpGBW ω

≈=

R 4.22Tn

Bp ω=

GHzGHzGBW

Tn 1523max

×≈=πωQB

pチャネルMOSFETをバイパス

R

VCMVCM

さらに大きなGBWを得るには….さらに大きなGBWを得るには….(信号経路にカレントミラーを避ける)

outputoutput

Bias

Bias

4.PSRR(Power Supply Rejection Ratio)を確保するには4.PSRR(Power Supply Rejection Ratio)を確保するには

高周波領域では寄生容量が問題

inv outv

雑音の重畳

Decoupling capacitor 高速アナログ回路

VDD

VSS

高速アナログ回路では必須

ICチップ

PSRR (Power Supply Rejection Ratio)

Bias

Bias Bias

CMFBVDD

Cout Cout

+inV −

inV+

outV −outV

C

m

Cg

freqgainUnity 1.

out

m

CgpoleNon 3.

CC M1

M3

I1

安定動作:出力段の電流→大

・高速動作→消費電力大・PSRRが悪い

一般的な全差動オペアンプ一般的な全差動オペアンプ

準備運動準備運動

mm gr

g1//1

0 ≈

rodsmvg

dsv

視点

準備運動準備運動

mm gr

g1//1

0 ≈

Bias

or≈

roro 0=gsmvgdsmvg

dsv dsv

視点

VDD

VSS

iout

o

DDGSmout

DDom

DD

mo

mGS

rvvgi

vrg

v

gr

gv

≈=

≈+

=1

1

1低周波

bias

カレントミラー回路カレントミラー回路

or

mg1

GSv

対策: 出力抵抗を大きくして

電源電圧変動の影響を抑制する

or

mg1

vDD

GSv

VDD

Cdsub

VSS

ro

CGS

iout

DDGS

dsubmGSmout

DDdsubGS

dsubGS

vCCgvgi

vCC

Cv

≈=

+=

高周波

高周波帯域で使用する際、意図的に大きなCGSを付加する→ 大きなゲート面積のMOSFET

カレントミラー回路カレントミラー回路

GSv

dsubGS CC >>

VDD

M1

M4iout

DDoo

out vrr

i ⎟⎟⎠

⎞⎜⎜⎝

⎛+≈

41

11

低周波

差動アンプ差動アンプ

対策: 出力抵抗を大きくして

電源電圧変動の影響を抑制する

VDD

M1

M4

iout

( ) DDdsubdsubout vCCji 14 +≈ ω

Cdsub4

Cdsub1

高周波

対策: ドレイン容量を小さくして

電源電圧変動の影響を抑制する

Ｓ ＳＤ ＤＳ

VDD

VSS

vout

CL

DDout vv ≈高周波領域ではCCは短絡と同じ

CC

固定

出力段を接続すると出力段を接続すると

Bias位相補償用キャパシタ

Bias

I

VDD

Bias

CC

ICdsubDD

C

dsubout

DDdsuboutC

vC

Cv

vsCvsC

=

=

outv

高周波領域では….

電流バッファを挿入電流バッファを挿入

S SD

CC 位相補償用キャパシタ

電流バッファ

Bias

CMFBVDD

CL CL

+inV −

inV+outv −

outv

C

mu C

g 1=ω

L

m

Cgp 3

22

=

CC M1

M3

CMRR ◎PSRR ◎

全差動構成だと….全差動構成だと….Ⅲ.高速アナログ集積回路のレイアウトⅢ.高速アナログ集積回路のレイアウト

1. 磁場結合による雑音

2. 基板抵抗結合による雑音

磁場結合による雑音インダクタンス(L)の物理的意味を理解する

磁場結合による雑音インダクタンス(L)の物理的意味を理解する

磁場

磁場

電流

JHrot =

電磁誘導とは電磁誘導とは

dtdIMV 1

212 −=

原因

I1

tHErot∂∂

−= μ ループ面積に比例

結果

2V

自然の摂理:磁場は現状維持するように振舞う

相互インダクタンス

電磁誘導(L)による雑音電磁誘導(L)による雑音

I(t)

時間(t)

電流

, 電圧

I(t)V(t)

信号線

CLK

磁束

dttdIMtV )()( −=

直線配線でも発生する

磁場: 変化しないように振舞う

電流を流すと….配線の周囲に磁場を撒き散らす

逆方向電流によるインダクタンスの低減効果

．

逆方向電流によるインダクタンス逆方向電流によるインダクタンス逆方向電流: 周囲に磁場を撒き散らさない

VDD VSS

電源線と接地線は一緒に配線する(ループ面積を小さくする)

差動信号線は隣接させる(ループ面積を小さくする)

信号ライン(+) 信号ライン(-)

電磁誘導を軽減

電磁誘導を抑えるには電磁誘導を抑えるには

ループ面積

電流経路

磁場のばら撒きを抑えて

磁場変動に対する感受性を小さくする

ディジタル回路部

CLK

アナログ回路部

誘電体?

抵抗体?シリコン基板

信号の伝達

基板抵抗結合による雑音基板抵抗結合による雑音

Sl S

lR ρ=lSC ε=

SlR ρ=

lSC ε=

ρεω 11

=>RC

ρεω 11

=<RC

10-2

100

102

)cm(Ωρ )GHz(tf15000

150

1.5

ft 以下の周波数では

シリコン基板:→ 抵抗体

基板(経由)雑音について基板(経由)雑音について

n-ウエル

電流電位変動を誘起

VDD

雑音源

アナログ回路ブロック

雑音経路の遮断方法(ガードリング)

雑音経路の遮断方法(ガードリング)

n-ウエル

電流

VDD

雑音源

基板電位は固定

ガードリング(基板と同じ導電型でおこなう)

VDD

アナログ回路ブロック

ガードリングの配置ガードリングの配置

ディジタル部 アナログ部

ディジタル部 アナログ部

n-Si

n-Si

このやり方では不十分

同電導型の拡散層を用いる

p+

n+

ディジタル部 アナログ部

ディジタル部 アナログ部

n-Si

n-Si

(高周波 → 低インピーダンス)

同電導型の拡散層を用いる

p+

n+

LPF

低抵抗

雑音源(バケツからの水)

N-well

P-sub.

VSS

排水溝効果(基板ノイズ除去効果あり)

VDD

基板ノイズの抑制基板ノイズの抑制

空乏層(容量)

VSSドレイン

(電位変動大)

CLK

N-well

P-sub.

VDD

浮島現象

ウエル構造の基板ノイズの除去効果ウエル構造の基板ノイズの除去効果

空乏層(容量)

なしの雑音に対しては効果RC1

>ω

R

C

CHPF

ウエル内の回路の帯域制限が重要

お疲れ様でした