electrical characteristics of la-silicate gate …...electrical characteristics of la-silicate gate...
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Electrical characteristics of La-silicate
gate dielectrics for SiC power devices(SiCパワーデバイスに向けたLa-silicate絶縁膜の
電気特性評価)
東京工業大学大学院総合理工学研究科物理電子システム創造専攻
岩井・角嶋研究室宗清 修
Tokyo Institute of Technology
2015.2.4 (水)物理電子システム創造専攻修士論文発表会
1
SiCパワーデバイスへの期待
Tokyo Institute of Technology
SiCは次世代のパワーデバイス材料として期待
・ 縦型パワーMOSトランジスタ5kV以下の民生用(電車、エアコン)デバイスに有効
四戸孝, 東芝レビューVol.59 No.2 (2004)
材料 GaN 4H-SiC GaAs Si
バンドギャップ (eV) 3.39 3.26 1.43 1.12
移動度(電子/正孔) (cm2/Vs) 900/150 1000/115 8500/400 1400/600
絶縁破壊強度 (MV/cm) 3.3 2.5 0.4 0.3
熱伝導度 (W/cmK) 2.0 4.9 0.5 1.5
飽和速度 (cm/s) 2.7×107 2.2×107 2.0×107 1.0×107
誘電率 9.0 9.7 12.8 11.8
BM (対Si) 653 340 16 1
・ SiCはSiと比較して優れた物性値を有する
105
104
103
102
100
電力変換容量
(kV
A)
101
SiC - IGBT
SiC–MOSFET / SITSiC パワーICs
Si–MOSFET
Si–IGBT
Si パワーICs
0.1 1 10 100 1000
動作周波数 (kHz)
・ 動作可能な電圧が高い・ 損失が小さい・ 高速動作が可能・ 動作可能温度が高い
電話交換機
SiCパワーデバイスは、従来のSiと比べてHVDC
電車
EV/HEV
モータインバータ
VTR
2
SiC-MOSトランジスタの課題
Tokyo Institute of Technology
G.Y.Chung et al., Appl Surf Sci 184 pp.399-403 (2001).
チャネル移動度小さい (<100cm2/Vs)
SiC-パワーMOSのON抵抗はチャネル移動度に依存
・ 熱酸化SiO2を絶縁膜に用いたSiC-MOSトランジスタ
= ON抵抗大きい⇒電力損失
Oxide
Gate
n+ n+
pp
n-
n+
電流の流れ
3
界面準位密度(Dit)とチャネル移動度の関係
Tokyo Institute of Technology
界面準位密度(Dit) チャネル移動度相関
界面特性を改善(Ditを低減)させるとチャネル移動度の向上が期待できる。
低 高
Y. K. Sharma et.al., IEEE ELECTRON DEVICE LETTERS, VOL. 34, NO. 2, FEBRUARY 2013
4
La-silicate絶縁膜のSiC基板上への応用
Tokyo Institute of Technology X Yang et al., ICSCRM Th-2B-5 (2013).
La2O3膜を堆積後、熱処理→ LaSiOx(La-silicate)界面層を形成・ 界面準位密度が低減(<2.0×1012eV-1cm-2)
Cを含む低品質な界面層の形成を抑制
・ チャネル移動度が向上(133.5cm2/Vs)
容量電圧特性 界面準位密度 チャネル移動度
5
目的
Tokyo Institute of Technology
1.La2O3をSiO2/SiC界面に挿入し、電気特性を改善
2.均一なLa-silicate層を形成する熱処理方法の検討
SiC-MOSキャパシタを作製し、容量電圧特性を評価する。
6
目次
Tokyo Institute of Technology
研究背景
La2O3挿入による電気特性への影響 容量電圧特性 Post oxidation annealing (POA)
断面TEM
SiO2 キャップ酸化を用いた均一なsilicateの作製 容量電圧特性 断面TEM
まとめ
7
Tokyo Institute of Technology
研究背景
La2O3挿入による電気特性への影響 容量電圧特性 Post oxidation annealing (POA)
断面TEM
SiO2 キャップ酸化を用いた均一なsilicateの作製 容量電圧特性 断面TEM
まとめ
8
SiC-MOSキャパシタの試作手順
Tokyo Institute of Technology
Nd-Na = 1016 cm-3
SiC substrate
W
La2O3(0, 4, 10nm)
Al
SiO2
SiC epilayer (12mm)
W/SiO2/La2O3/SiC
EB-La2O3 (0nm, 4nm,10nm) deposition
Gate metal(W) deposition (Sputtering)
SPM and HF(20%, 5min) cleaning
Oxidation in 5%O2, 1000oC, 30min
Reactive ion etching(RIE)(Cl2+O2) of gate metal
Backside Al contact
Measurement:CV
TEOS-SiO2 deposition (40nm)
Oxidation in 5%O2, 1000oC, 30min
FGA (H2 : N2 = 3% : 97%), 420oC, 30min
POA in 5%O2 at 800oC, 30min
9
La2O3挿入による容量電圧特性の改善
Tokyo Institute of Technology
(b) La2O3 = 4nmL/W=100/100μm
: 1MHz
: 500kHz
: 100kHz
: 50kHz
Gate voltage (V)40-4-8-12 8 12 16 20
100
40
20
0
60
Cap
acit
ance
(n
F/cm
2)
80
100
40
20
0
60
Cap
acit
ance
(n
F/cm
2)
80
Gate voltage (V)40-4-8-12 8 12 16 20
(a) w/o La2O3
L/W=100/100μm
: 1MHz
: 500kHz
: 100kHz
: 50kHz
8.0
4.0
2.0
0
6.0
Flat
ba
nd
volt
age
(V
)
La2O3 thickness10nm4nmno La2O3
・ VFBが負方向にシフト→ 膜中トラップ、負の固定電荷が減少
La2O3 4nmLa2O3なし La2O3 10nm
10
(c) La2O3 = 10nmL/W=100/100μm
: 1MHz
: 500kHz
: 100kHz
: 50kHz
100
40
20
0
60
Cap
acit
ance
(n
F/cm
2 )
80
Gate voltage (V)40-4-8-12 8 12 16 20
La2O3挿入によるヒステリシスとDitの減少
Tokyo Institute of Technology
Hys
tere
sis
volt
age
ran
ge (
V)
1.2
0.8
0
1.6
La2O3 thickness10nm4nmno La2O3
0.4
W/SiO2/La2O3/SiC
N2(5%O2) anneal:1000oC
100kHz
𝑽𝒈 − 𝑽𝒇𝒃 = −𝑸𝒔 𝝍𝒔 + 𝑸𝒊𝒕 𝝍𝒔
𝑪𝒐𝒙+𝝍𝒔
𝑫𝒊𝒕 = 𝑸𝒊𝒕 𝝍𝒔 𝒒Termanmethod
: TEOS only: TEOS-SiO2 + La2O3(4nm): TEOS-SiO2 + La2O3(10nm)In
terf
ace
sta
te d
en
sity
, D
it(e
V-1
cm-2
)
1010
1011
1012
Surface potential (V)0.050 0.3 0.350.1 0.15 0.2 0.25
Terman methodFrequency : 500kHz
・ La2O3の挿入によりヒステリシスが約1/3に減少(0.45V)
・ DitがSiO2のみの場合から約2/3に減少。
La2O3挿入によって界面特性が改善11
POA at 800oC
SiO2/SiC構造におけるPOAの報告
SiC
Thermal SiO2
SiO2中の残留C
SiO2 /SiC界面の残留C (Dit)
When near the interface a
hump appears
・ Post oxidation anneal (POA) により、SiO2バルクや界面の残留カーボンを除去
・ 低温(<800oC)のため界面酸化は生じない → Cが脱離しない
R. H. Kikuchi, K. Kita, Appl. Phys. Lett, 105, 032106 (2014)
Tokyo Institute of Technology 12
POAによる更なる特性改善
Tokyo Institute of Technology
100
40
20
0
60
Cap
acit
ance
(n
F/cm
2)
80
Gate voltage (V)40-4-8-12 8 12 16 20
La2O3 = 10nmL/W=100/100μm100kHz
POA at 800oC
w/o POA
100
40
20
0
60
Cap
acit
ance
(n
F/cm
2)
80
Gate voltage (V)40-4-8-12 8 12 16 20
w/o La2O3 layerL/W=100/100μm100kHz
POA at 800oC
w/o POA
: TEOS only: TEOS-SiO2 + La2O3(4nm): TEOS-SiO2 + La2O3(10nm): TEOS-SiO2 + La2O3(10nm) + POAIn
terf
ace
sta
te d
en
sity
, D
it(e
V-1
cm-2
)
1010
1011
1012
0.050 0.3 0.350.1 0.15 0.2 0.25
Terman methodFrequency : 500kHz
Surface potential (V)
・ SiO2のみではPOAの効果は得られない
・ La2O3を挿入すると、Ditが更に改善
13
形成されたLa-silicate(断面TEM)
Tokyo Institute of Technology
SiO2La-silicate
4H-SiC(0001)30nm
4o off
・ La-silicateが粒状になり、SiO2中に局在(stepの影響)
・ La原子が界面に存在し、界面歪みを緩和したことでDitが減少したと考えられる。
・ 不均一に形成された絶縁膜は、信頼性に懸念
S. D. Kosowsky, et al., APL, 73, p.3119 (1997).
O.Ishiyama et al., Jpn, J Appl. Phys., vol.53, 04EP15 (2014).
SiC substrate
La2O3(2nm)
SiC epilayer (12mm)
14
Tokyo Institute of Technology
研究背景
La2O3挿入による電気特性への影響 容量電圧特性 Post oxidation annealing (POA)
断面TEM
SiO2 キャップ酸化を用いた均一なsilicateの作製 容量電圧特性 断面TEM
まとめ
15
SiC-MOSキャパシタの試作手順
Tokyo Institute of Technology
W/SiO2/La2O3/4H-nSiC
EB-La2O3(2, 4, 6, 10nm) deposition
Gate metal(W) deposition (Sputtering)
SPM and HF(20%, 5min) cleaning
Reactive ion etching(Cl2+O2) of gate metal
Backside Al contact
Measurement:CV
TEOS-SiO2 deposition (35nm)
Oxidation in O2, 30min (1050oC)
FGA (H2 : N2 = 3% : 97%), 420oC, 30min
Backside SiO2 etching by BHF
SiC substrate
W
La2O3(2,4,6,10nm)
Al
SiO2
SiC epilayer (30mm)
Nd-Na = 1.2×1015 cm-3
SiO2 キャップ酸化プロセス
16
140
40
0
Cap
acit
ance
(n
F/cm
2)
80
Gate voltage (V)20-2-4-6 4 6 8 10 1412
120W/TEOS-SiO2/La2O3/SiC50mm/50mm, 500kHz
100
60
20
: La2O3 = 10nm
: La2O3 = 6nm
: La2O3 = 4nm
: La2O3 = 2nm
SiO2キャップ酸化による界面特性の向上
Tokyo Institute of Technology
4.0
2.0
0
6.0
Flat
ba
nd
volt
age
(V
)
La2O3 thickness10nm4nm2nm 6nm
W/TEOS-SiO2/La2O3/SiC1050oC oxidation
500kHz
0.2
0
Hys
tere
sis
(V)
La2O3 thickness10nm4nm2nm 6nm
W/TEOS-SiO2/La2O3/SiC1050oC oxidation
500kHz0.6
0.8
0.4
La2O3膜厚増加
・ ストレッチアウトが改善 (Ditの低減を示唆)
・ VFBは2.4V、ヒステリシスは0.35Vまで減少
w/o SiO2 capped oxidation
La2O3 = 10nm, w/ POA, 500kHz
17
均一なLa-silicate層の形成
Tokyo Institute of Technology
4H-SiC (0001), 4ooff
SiO2 La-silicate
50nm
Gate metal(W)
0
10
5
15
0 1000400 600 800200
cou
nt
Energy Loss(eV)
4H-SiC (0001), 4ooff
SiO2
La-silicate
30nm
Gate metal(W)
・ La-silicateが層状に形成
・ 界面層にLa原子の存在を確認La原子が界面特性改善に寄与していると示唆
・ SiO2キャップ酸化でのLa-silicate形成が有効
18
La-silicate絶縁膜の特徴
Tokyo Institute of Technology
70080090010001100120013001400
Wavenumber (cm-1)
200
800
300
450400
500550600650700750
Absorb
an
ce (
a.u
.)
70080090010001100120013001400
Wavenumber (cm-1)
200
800
300
450400
500550600650700750
Absorb
an
ce (
a.u
.)
Si-O-Si La-O-SiGe/La2O3/n-Si
ATR-FTIR 60o
Temperature (oC)
30min
S. D. Kosowsky, et al., APL, 73, p.3119 (1997).
La原子BO
NBOSiO4四面体構造
・ La-silicate: La原子がSiO4四面体に入った構造
→ SiO2のガラス転移温度(~950oC)を、約750oCまで低下
・ La原子がnetwork modifierとして膜中を流動
酸化プロセス中のLaの動作を適切に制御することが重要
19
酸化プロセス変更によるLaの流動の変化
Tokyo Institute of Technology
・ La2O3堆積後酸化
4H-nSiC
La2O3
4H-nSiCLa 4H-nSiC
La-silicate
SiO2
4H-nSiC
La2O3
SiO2
4H-nSiC
SiO2
La 4H-nSiC
La-silicate
SiO2
・ SiO2キャップ酸化
上方向への流動が支配的 界面へのLaの影響小さい(Dit高)
より均一に各方向へ流動 界面へのLaの影響大きい(Dit低)
SiO2キャップによってLaの流動を均一にすることが重要
20
まとめ
Tokyo Institute of Technology
* La2O3膜をSiO2/4H-nSiC界面に挿入することで、電気特性が改善
・ DitはSiO2のみの約2/3に減少 (10-11eV-1cm-2)
・ ヒステリシスは0.45Vまで減少・ VFBは負方向シフト (固定電荷の除去)
* La2O3を挿入した試料では、POAによって更なる特性改善
・ SiO2のみではPOAの効果は得られない・ Ditの減少(10-11eV-1cm-2)
・ ヒステリシスは0.35Vに減少
* SiO2キャップ酸化を用いることで均一なLa-silicate層が形成
・ 界面にLa原子の存在を確認
La原子が界面、膜中の歪みを緩和
適切な熱処理によって形成したLa-silicateを用いて、良好な電気特性を示すSiC-MOSデバイスを実現
21
Tokyo Institute of Technology 22
Back up
SiC-MOSキャパシタの試作手順
Tokyo Institute of Technology
W/SiO2/La2O3/SiN/4H-nSiC
EB-La2O3(10nm) deposition
Gate metal(W) deposition (Sputtering)
SPM and HF(20%, 5min) cleaning
Reactive ion etching(Cl2+O2) of gate metal
Backside Al contact
Measurement:CV
TEOS-SiO2 deposition (35nm)
Oxidation in O2, 30min (1050oC)
FGA (H2 : N2 = 3% : 97%), 420oC, 30min
Backside SiO2 etching by BHF
Nd-Na = 1.2×1015 cm-3
SiN(1.5nm, 6nm) deposition (PECVD)
SiC substrate
W
La2O3(10nm)
Al
SiO2
SiC epilayer (30mm)
SiN(1.5, 6nm)
23
SiN界面層挿入による容量電圧特性への影響
Tokyo Institute of Technology
100
20
0
Cap
acit
ance
(n
F/cm
2)
80
Gate voltage (V)20-2-4-6 4 6 8 10 1412
: 1MHz
: 500kHz
: 100kHz
: 10kHz
W/SiO2/La2O3(10nm)/SiN(1.5nm)SiC
1050oC oxidation100mm/100mm
60
40
100
20
0
Cap
acit
ance
(n
F/cm
2)
80
Gate voltage (V)20-2-4-6 4 6 8 10 1412
: 1MHz
: 500kHz
: 100kHz
: 10kHz
W/SiO2/La2O3(10nm)/SiN(6nm)SiC1050oC oxidation100mm/100mm
60
40
140
40
0
Ca
pa
cita
nce
(n
F/cm
2)
80
Gate voltage (V)20-2-4-6 4 6 8 10 1412
120
: 1MHz
: 500kHz
: 100kHz
: 10kHz
W/TEOS-SiO2/La2O3(10nm)/SiC1050oC oxidation50mm/50mm100
60
20
SiN 1.5nmSiNなし SiN 6nm
・ SiN膜厚は界面準位にはほとんど影響がない
・ La2O3を界面層に用いた方が、良好な電気特性が得られる
24
W
Si
La2O3
silicate
La2O3
La-silicate
W
500 oC, 30 min
1 nm
k=8~14
k=23
W
Si
La2O3
silicate
Reactively formed La-silicates
Higher temperature
La2O3 reacts with Si substrates to form La-silicates
Thicker silicates with higher annealing temperature
Tokyo Institute of Technology 25
シリケート絶縁膜の特徴
Tokyo Institute of Technology
バンドギャップ(Eg)=6.2eV
(Laの濃度によって変化)
構造: amorphous
絶縁破壊電界(EBD)~13MV/cm
ガラス転移温度(SiO2~950oC)を大幅に低下
La-silicate: La原子がSiO4四面体に入った構造
La原子BO
NBOSiO4四面体構造
適切な熱処理でsilicateを形成することで、Si基板上では極めて良好な特性を示している
SiC基板上として絶縁膜silicateを利用する
26
2
1.5
1
0.5
0
Capacitance [m
F/c
m2]
-1 -0.5 0 0.5 1
Gate Voltage [V]
10kHz 100kHz 1MHz
20 x 20mm2
1.5
1
0.5
0
Ca
pa
cita
nce
[m
F/c
m2]
-1.5 -1 -0.5 0 0.5
Gate Voltage [V]
20 x 20mm2
10kHz 100kHz 1MHz
2
1.5
1
0.5
0
Ca
pa
cita
nce
[m
F/c
m2]
-1.5 -1 -0.5 0 0.5
Gate Voltage [V]
20 x 20mm2
10kHz 100kHz 1MHz
500oC 30min 700oC 30min 800oC 30min
• A hump from flatband to depletion regions appears
at low frequency measurement
• At least 800oC is needed to suppress the humps
• Also, reduction of stretching-out in CV at 800oC
La-silicate/Si sub. on annealing temperature
silicon silicon silicon
Tokyo Institute of Technology 27
Physical origin of Dslow
Annealing temperature (oC)
10-11
it,slow
(cm
2)
10-12
10-13
10-14
10-15
V
fb(V
)
-0.1
-0.2
-0.3as 200 400 600 800 1000
0.0
Dslow=2.8x1013cm-2/eV
Vfb=CLa2O3/qDslow
silicate
slow
texp0 =0.8nm)
Dslow: Traps located at
La2O3 and La-silicatesslow
sit
3 basic evidences1. single level/trap spectrum
2. sslow can be explained by the thickness of silicate layer
3.DVfb can be reproduced with Dslow at accumulation region
La2O3
silicate (tsilicate)
Dit
DslowVg
Ef
n-Si
CLa2O3
Decrease in Dslow Convert all La2O3 to silicates 28
容量電圧特性の熱処理温度依存性
Tokyo Institute of Technology
熱処理温度増加⇒ チャージトラップとヒステリシスが減少⇒ フラットバンド電圧が負側にシフト
Gate voltage (V)
9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0
80
70
50
40
30
20
0
60
Ca
pa
cita
nce
(n
F/c
m2)
10
W/SiO2/La2O3(2nm)/SiC
Frequency : 1MHz
L/W = 100/100μm
: 1000oC
: 900oC
: 800oC
Gate voltage (V)
9.06.03.00-3.0-6.0-9.0 12.0 15.0 18.0
80
70
50
40
30
20
0
60
Ca
pa
cita
nce
(n
F/c
m2)
10
W/SiO2/La2O3(4nm)/SiC
Frequency : 1MHz
L/W = 100/100μm
: 1000oC
: 900oC
: 800oC
高温熱処理によって、良好なLa-silicate界面層が形成
29
ATR-FTIRを用いた界面層の物理分析
Tokyo Institute of Technology
Ab
sorb
ance
(a.
u.)
W/SiO2/ La2O3 (2nm)/SiC
12501300 1200 11001150 1050 1000
Wavenumbers (cm-1)
Si-O-Si
La-O-Si
La2O3堆積後の熱処理(>900oC)で、SiC基板上の酸化の増長と、La-silicateの形成を確認。
1000oC
950oC
900oC
12501300 1200 11001150 1050 1000
Wavenumbers (cm-1)
Ab
sorb
ance
(a.
u.)
W/SiO2/SiC (La2O3なし)
Si-O-Si1000oC
600oC
30
CO CO
SiC
O2O*
La2O3
O*
CO
界面層
O2
SiC熱酸化モデル
𝐾𝑔𝐶𝑂 ∗
𝐾𝑔𝐶𝑂 ∗ +(𝑘𝑓𝐶𝑂2 − 𝐾𝑟𝐶𝐶𝑂)
La2O3膜厚が増加
O2とCOガスの拡散が難しくなる
La2O3膜内に形成するO*が増加
𝐶𝑂2− 𝐶𝐶𝑂
𝐶𝑂 ∗
[3]K. Kakushima, et al., Solid-State Electronic, vol. 54, pp. 720-723, 2010.
ラジカル酸素の酸化増長効果
La2O3膜の中にラジカル酸素(O*)が形成し、酸化反応を促進する [3]
最初はO*の増加により酸化を増長するが、O*増加の飽和とO2に
由来する酸化の激減により、酸化スピードが減少
La2O3膜厚(t)
𝐶𝑂2,𝐶𝑂 ∗,𝐶𝐶𝑂:反応界面の各ガスの濃度
𝑁0:単位体積当りの酸化種の分子数
𝑑𝑋
𝑑𝑡=𝐽𝑠
𝑁0=𝐾𝑓𝐶𝑂2 − 𝐾𝑟𝐶𝐶𝑂 + 𝐾𝑔𝐶𝑂∗
𝑁0
𝑋 = 𝐾𝑓𝐶𝑂2 − 𝐾𝑟𝐶𝐶𝑂 + 𝐾𝑔𝐶𝑂∗
𝑁0𝑑𝑡
拡散関係 膜厚関係
𝑋:酸化膜厚 𝑡:時間
𝐾𝑓 ,𝐾𝑓 ,𝐾𝑔:反応速度定数𝐾𝑓𝐶𝑂2 − 𝐾𝑟𝐶𝐶𝑂
La2O3膜挿入による酸化の促進
Tokyo Institute of Technology 31
熱処理温度増加によるCV特性の変化
Tokyo Institute of Technology
160
40
0
Cap
acit
ance
(n
F/cm
2)
80
Gate voltage (V)20-2-4-6 4 6 8 10 161412
120
: 1MHz
: 500kHz
: 100kHz
: 10kHz
W/TEOS-SiO2/La2O3(4nm)/SiC950oC oxidation50mm/50mm
Gate voltage (V)20-2-4-6 4 6 8 10 161412
: 1MHz
: 500kHz
: 100kHz
: 10kHz
W/TEOS-SiO2/La2O3(4nm)/SiC1000oC oxidation50mm/50mm
Gate voltage (V)20-2-4-6 4 6 8 10 161412
: 1MHz
: 500kHz
: 100kHz
: 10kHz
W/TEOS-SiO2/La2O3(4nm)/SiC1050oC oxidation50mm/50mm
950oC 1000oC 1050oC
950oC, 1000oCの場合にはslow trapが大きい。
・ La2O3が完全にsilicateに変わっていない
・ 界面、絶縁膜のバルク欠陥の除去が不十分
1050oCの場合に、その問題は改善
32
La-silicateによる歪みの緩和
Tokyo Institute of Technology
70080090010001100120013001400
Wavenumber (cm-1)
200
800
300
450400
500550600650700750
Abso
rba
nce
(a
.u.)
70080090010001100120013001400
Wavenumber (cm-1)
200
800
300
450400
500550600650700750
Abso
rba
nce
(a
.u.)
Si-O-Si La-O-SiGe/La2O3/n-Si
ATR-FTIR 60o
Temperature (oC)
30min
S. D. Kosowsky, et al., APL, 73, p.3119 (1997).
La atom
La-O-Si bonding
Si sub.
SiO4tetrahedron network
SiO2絶縁膜で膜中の歪みと欠陥に強い相関があると報告C. H. Bjorkman, et al., Appl. Phys. Lett. 56, 1983 (1990)
La2O3膜厚を増加させることで、歪みを緩和するLa原子が増加
→ Ditの低減、ヒステリシス・固定電荷の原因となる欠陥が減少
33
La2O3膜中でのラジカル酸素の発生
Tokyo Institute of Technology
K. Kakushima, et al., Solid-State Electronic, vol. 54, pp. 720-723, 2010.
SiC
TEOS-SiO2
TEOS-SiO2中の残留C
絶縁膜/SiC界面の残留C(Dit)
La2O3
La2O3は外部からのOをO*に変える
酸素欠損
La2O3の挿入によってO*が発生
→ 残留Cの除去、酸素欠損の回復が促進
→ 膜中、界面の欠陥が減少し、電気特性が改善
34
Dit improvements with La2O3 insertion
𝑉𝑔 − 𝑉𝑓𝑏 = −𝑄𝑠 𝜓𝑠 + 𝑄𝑖𝑡 𝜓𝑠
𝐶𝑜𝑥+ 𝜓𝑠
𝐷𝑖𝑡 = 𝑄𝑖𝑡 𝜓𝑠 𝑞Tarman method
0.E+00
3.E-08
6.E-08
9.E-08
-2 0 2 4 6 8 10
Cap
acit
ance
den
sity
(F/
cm2
)
Gate voltage (V)
500kHz
50kHz
100kHz
Tarman model
Presence
of Dslow
• Dit reduction by two third with La2O3 insertion
• Little difference with the amount of insertion
• Concerns about the presence of DslowTokyo Institute of Technology
: TEOS only: TEOS-SiO2 + La2O3(4nm): TEOS-SiO2 + La2O3(10nm)In
terf
ace
sta
te d
ensi
ty,
Dit
(eV
-1cm
-2)
1010
1011
1012
Surface potential (V)0.050 0.3 0.350.1 0.15 0.2 0.25
Tarman methodFrequency : 500kHz
35
0.E+00
3.E-08
6.E-08
9.E-08
-2 0 2 4 6 8 10
Cap
acit
ance
vo
ltag
e (F
/cm
2)
Gate voltage (V)
• Dit reduction and Dslow
suppression
• La atoms in SiO2 generate
radical oxygen
• These active oxygen atoms may
effectively eliminate the carbon
at and near the interface
Hysteresis and Dit improvements with POA
Tokyo Institute of Technology
2.0
1.2
0.8
0
1.6
La2O3 thickness10nm4nmno La2O3 10nm(POA)
0.4
Hys
tere
sis
volt
age
ran
ge (
V)
W/SiO2/La2O3/SiC
N2(5%O2) anneal:1000oC
100kHz
: TEOS only: TEOS-SiO2 + La2O3(4nm): TEOS-SiO2 + La2O3(10nm): TEOS-SiO2 + La2O3(10nm) + POAIn
terf
ace
sta
te d
en
sity
, D
it(e
V-1
cm-2
)
1010
1011
1012
0.050 0.3 0.350.1 0.15 0.2 0.25
Tarman methodFrequency : 500kHz
Surface potential (V)36
オン抵抗
Tokyo Institute of Technology
Ron = Rch + Rc + RDS
ドリフト抵抗SiC-パワーMOSではドリフト層がバルク内
コンタクト抵抗 :定数
チャネル抵抗チャネル移動度に反比例して増加
SiC –パワーMOSではチャネル抵抗が最も影響が大きい
37
熱酸化膜の表面ラフネス
Tokyo Institute of Technology
H.Watanabe et al., Physics and Technology of Silicon Carbide Devices Chapter 9 (2013).
4H-SiC (0001), 4ooff
SiO2 La-silicate
50nm
Gate metal(W)
38
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