10 nm 技術節點大戰 台積電 vs三星 作者 汎銓科技( msscorps) nm v6.pdf1 10 nm...

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10 nm 技術節點大戰-台積電 vs 三星

作者: 汎銓科技( MSSCORPS)

智慧型手機的普及，大大改變了現代人們的生活方式，猶言在耳的那句廣告

詞[科技始終來自於人性]依舊適用，人們對智慧型手機的要求一直是朝向更好、

更快、更省電，就像 2015 年所發生 iPhone 6 晶片門事件，每個蘋果的消費者拿

到手機時，都迫不及待想要知道自身手機是台積電(TSMC, 16 nm)或是三星

(SUMSANG, 14 nm)的晶片。這場戰役兩家大廠互有消長，首先是三星的 14 nm

搶先了台積的16 nm半年投入量產，因兩家大廠FinFET的設計也確有雷同之處，

後續又衍生了競業禁止官司訴訟等故事，無論如何最終台積還是以些許性能優勢

擊敗三星，也使得他的 16 nm 製程於隔年獨拿了蘋果的 A10 處理器(iPhone 7)訂

單。

2017 年南韓三星捲土重來，自主設計 10nm 製程工藝的 Exynos8895 (名稱源

於希臘單詞 Exypnos 和 Prasinos，分別意為智能和環保)，搭載於自家旗艦機

Galaxy S8 上，宣稱與上一代 14 nm 工藝相比性能提高 27%、功耗下降 40%。而

另一方面台積電的 10 nm 產品 A11 Bionic 亮相於今年 iPhone 8 發表會上，蘋果

副總裁 Phil Schiller 對其晶片，做了短短一句評價:[The most powerful and smartest

chip ever in a smartphone]。於此人們又有新的議題可以討論，兩家世界級半導體

廠究竟在新的 10 nm 世代孰強孰弱呢?眾多的分析平台都針對了兩家產品進行了

評比，例如圖 1 為知名跑分評測網站 Geekbench[1]針對兩家晶片進行的比較，我

們可以看到台積電的 A11 晶片效能分數，無論是單核 4216 分或多核 10101 分，

都優於三星 Exynos8895 的分數 1957 跟 6433，後續亦有許多文章或平台使用數

據來說明兩個大廠產品的規格品項差異。本文從另外一個角度出發，以材料分析

的方式來一探 iPhone 8 的 Bionic (本文簡稱 i8)以及 Galaxy S8 的 Exynos8895 (本

文簡稱 S8)，兩個晶片中 SRAM 區域及 FinEFT 工藝的差別，輔助以高解析度的

穿透式電子顯微鏡(TEM)影像分析技術，來呈現奈米級尺寸差異的影像，並以微

區的能量散佈光譜面分析結果(EDS mapping)，來解釋兩家選用材料上的分別，

讓讀者得以連結形貌與成分兩者間的關聯，從而瞭解兩家大廠的 10 nm 製程。

(I) SRAM 大小及密度

我們在過去的文章中[2]曾經比較過有關英特爾 Intel 14 nm 及 14 nm+ 的 6T

SRAM 之差異， 6T SRAM 單元面積越小，表示在同樣尺寸大小的元件可以植入

更多的記憶單元，圖 2 是 2017 年初 Intel 指出 14 nm 跨入 10 nm 時，同樣大

小的邏輯區域會增加 2 倍以上的記憶單元，故 6T SRAM 單元面積通常被視為衡

量製程優劣的重要因子。圖 3a、3b 分別指出了 iPhone 8 (i8)以及 Galaxy S8 (S8)

之晶片SRAM區域的STEM影像(top-view)，我們可以發現 i8製程中的鰭間距(Fin

pitch)較 S8 的小，進而影響了 6T SRAM 的單元面積，i8 其面積為 0.040 um2遠

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遠小於 S8 的 0.049 um2，然而圖 3c、3d 顯示兩者在製程上並無材料選擇上的差

異，所以相信 i8 整體效能勝出，跟其邏輯區域搭載單元數量有相對之關係(若

SRAM整體區域大小相同的狀況下，i8搭載的記憶單元數量將是 S8的 1.25倍)。

(II)FinFET 結構與特性

進一步我們來看兩者間 Fin 結構的差異，輔助 TEM 的影像以及 EDS 圖

像，我們可以解析其極細微的差異，圖 4a、4b 呈現的是 i8 以及 S8 中鰭狀矽基

板的形貌，包含了 N-Fins 以及 P-Fins。兩者的設計間存在著一些差異 :首先 i8

在 N-Fins 有二分之一的底部是相連的，這裡跟 S8 的每根鰭彼此都分離有很

大的不同；接著(表 1)統整了一些 N-Fins 的指標性的尺寸，在這裡我們可以發現

兩家的製程設計走向不一樣的路線，S8 致力於增加 Fin High(與閘極接觸的鰭高)

以及 Fin Width(寬度)，因此 S8 在這兩個數字上都是略勝 i8 的，這個設計完全符

合 FinFET 增加通道面積的概念，但是雖然 i8 可能在通道面積的上略小於 S8，

但是其 Fin Pitch(兩鰭間距)卻比 S8 小了非常多，因此我們認為 i8 除了增加通道

面積外的同時，也兼顧縮小了單元面積大小，終致能大大增加 SRAM 單元數量。

另一方面在材料選擇上，從圖 4c 與 d 的 EDS mapping 可以清楚得知，兩

者 10 nm 製程的 FinFET 成分組成是大同小異，包含使用於 contact 的 W 以及為

調變 high-k/metal gate (HKMG)功函數( work-function)的 Hf、Ti、Ta、Al 等。另

外，我們也沒有觀察到與前一代 16/14 nm 製程不同的特別材料，相信目前此處

製程材料使用趨於穩定。至於這樣的製程可否沿用到下一個世代而仍能進

一步提高晶片效能，就值得繼續觀察。針對下個世代製程的研發，很多已

發表在研討會的文章提出各項建議:例如，發表在 2016 年 IEDM 的文章中

就提及，若在 P-Fins 上添加進 Ge 形成 SiGe-Fin，可以有效地提升電洞的

遷移率(hole mobility) [3, 4, 5]，進而增進晶片效能。這項建議 Samsung、

GLOBALFOUNDRIES、IBM 皆有計畫在 7 nm 製程中使用 [5, 6]。不過因為添加

Ge 後所產生的缺陷，也是先進製程工程師需要克服的難題。至於哪家的製程技

術研發可以將此新製程在下個世代晶片中實現，在先進製程競賽中站穩領先腳步，

我們會持續為讀者們追蹤。

(III) SiGe 組成與應變

在目前的製程中磊晶所成長的 SiGe 結構，係利用 SiGe 與 Si 之間晶格常

數差異產生應變，從而提高載子的遷移率，這使得邏輯元件在相同尺寸下，性能

可以得到很大的提升。為了讓讀者一窺 SiGe 全貌，我們準備一個極薄(依照圖

5 中閘極下緣 high-k 材料的邊界及其下方的鬼影判斷，我們製備的樣品寬度為一

個 Fin 左右，約 5~10 nm)的樣品來觀察 Fin 上方磊晶的 SiGe 結構。圖 5 即是 i8

以及 S8 平行 P-Fins 方向上，觀察到閘極與 SiGe 部位的 HAADF(高角度環形

暗場相)以及其 EDS mapping 圖像。我們可以推敲一些設計細節，i8 所使用

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接觸 SiGe 的金屬(contact)W 為多段設計，但 S8 卻是一整塊的 W 材料；另一方

面在 SiGe 的大小面積的比較，我們可以看到 S8 的 SiGe 相對面積較小，可能其

在製程的過程中有較大的 SiGe 損失，這一點在 i8 中我們可以看到其 SiGe 整體

結構優於 S8 的表現；最後在 HAADF 影像及 EDS 成分分析上，我們都能觀察

到兩者的 SiGe皆呈現兩個不同濃度的成分分布，中心與外層的Ge濃度不相同，

而這個設計我們最早在 Intel 的 14 nm+就已經有觀察到，相信濃度變化的 SiGe

應可致更大的應變，使得載子的遷移率可以有效地提升。

(IV) 金屬內連結以及尺寸微縮

最後我們使用 SEM 觀察到整體 SRAM 金屬連線的狀況(圖 6)，我們可以清

楚的看到 i8 在這個部分遠遠勝過 S8，粗估 M1 至 M11，i8 的尺寸就比 S8 將近

少了 300 nm，在這個金屬連線迅速降低的情況下，相對而言即是帶來寄生電容

及訊號延遲(RC-delay)的現象。RC-delay 的影響因子如下:

RC delay ≅ 𝜌ε𝐿2

𝑤2 (ρ=resistivity of interconnect wire, ε=permittivity of dielectric

material surrounding wire, L=length of metal interconnect, w=width or separation of

interconnects)

在導線距離 w 迅速減少的情況下，為了降低 RC-delay 的方法有二，第一為更換

更低電阻的導線材料，這一點在近日的舊金山舉行的 2017 年度 IEEE 國際電子

元件會議(International Electron Device Meeting，IEDM)上，Intel 透露了其 10 nm

的製程節點細節，他們將在最底部的兩互連層採用更換新材料為鈷(cobalt)，這

個部分若將來有機會再為讀者揭露；第二即是使用更低介電常數的材料做為

low-k 層。本文在 i8 與 S8 的討論中，並沒有發現到金屬導線材料的更新，所

以我們推斷 i8 所使用的 low-k 材料可能也優於 S8，才能在尺寸優化 300 nm 的情

況下，依然抱持高超的效能。

總結一下 i8 與 S8 的 FinFET 比較，以筆者的角度觀察，S8 規規矩矩地走向

尺寸微縮，以及增加通道面積的方向，但是 i8 在這個框架概念下增加了更多的

巧思，來提升整體邏輯區的密度，同時也在製程中添進了一些極微小的差異來改

善效能。而材料分析就是幫助製程端以及讀者發現且了解這些極小的差異。

正所謂[見微知著]，小小的一個 SRAM 區域就已經藏在許多設計上的小細節，而

且最後的勝負就是來自於這些每一個小細節的累積。因應 10 nm 以下的製程也

即將開打，製程端在微縮尺寸將會面臨更多的挑戰，此時製程的[驗證能力]，如

何精準地提供在幾個奈米間的差距，這絕對是致勝的關鍵。在此材料分析，將帶

著強大的驗證武器，誓要成為製程端以及讀者的眼睛，並一起投入接下來的每

一個戰場。

[Reference]

[1]Geekbench, https://browser.geekbench.com/

[2]由材料分析觀點看英特爾 14 nm/14 nm+演進, EET TAIWAN, (2017)

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[3]Dick James, “Setting the Stage for 7/5 nm”, IEDM (2016)

[4]Xie et al., “A 7nm FinFET Technology Featuring EUV Patterning and Dual

Strained High Mobility Channels”, IEDM (2016)

[5] Dechao Guo, “FINFET Technology Featuring High Mobility SiGe Channel for

10nm and Beyond”, IEEE (2016).

[6] Dechao Guo, “Material innovation key to 7nm and beyond”, IBM (2016)

圖 1. Geekbench 網站提供效能參考: i8 vs. S8

圖 2. Intel 指出 SRAM 密度以及線寬發展的關係

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圖 3. (a)i8 SRAM 區域的 STEM 影像、(b)S8 SRAM 區域的 STEM 影像、(c)i8

SRAM 區域的 EDS mapping 圖、(d)S8 SRAM 區域的 EDS mapping 圖

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圖 4. (a)i8 FinFET 結構的 TEM 影像、(b)S8 FinFET 結構的 TEM 影像、(c)i8

FinFET 結構的 EDS mapping 圖、(d)S8 FinFET 結構的 EDS mapping 圖

表 1. Fin height、width、pitch 的差異: i8 vs. S8

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圖 5. (a)i8 與(b)S8 平行 Fin 方向閘極與 SiGe 結構，(c)i8 與(d)S8 SiGe 結構處的

EDS 元素分布 mapping

(圖 6) 10 nm 製程金屬內連結的 SEM 影像，(a) i8、(b)S8