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2 • Febrero 2003

Inspección en Producción

O p t im iza c ió n d e e s t r a t e g ia s d e p r u e b ad u r a n t e e l d is e ñ o

Amit [email protected]

Los ingenieros han ut ilizado la expe-

riencia del pasado o preferencias

subjetivas como medio para asignar

estrategias de prueba a nuevos pro-

ductos, sin analizar las ventajas y de-

bilidades de los diferentes métodos

de prueba de una forma cuantitati-

va. Las herramientas del programa

DFT permiten realizar pruebas duran-

te el diseño de las placas, permitien-

do a los ingenieros de pruebas traba-

jar de manera concurrente con los diseñadores. El estudio de los resul-

tados demuestra que la detección

pronosticada por el programa DFT es

real cuando se compara con la detec-

ción de fallos lograda en producción.

La utilización del programa DFT du-

rante el diseño del PCB permite mo-

delar la detección o cobertura de fa-

llos de las diferentes estrategias de

prueba y reducir los punt os de ac-

ceso ICT (cama de pinchos), redu-

ciendo costes y mejorando la calidad.

En pruebas reales, la velocidad de captura de defectos se duplicó cuan-

do se utilizaron estrategias de prue-

ba alternativas, y la velocidad de pro-

ducción de la línea varió de manera

significativa dependiendo de la estra-

tegia de prueba elegida. Cuando el

programa DFT permite estas decisio-

nes en las primeras etapas del ciclo

de vida del producto, los OEMs y pro-

veedores consiguen reducciones de

coste en todo el ciclo de vida del pro-

ducto desde NPI hasta el proceso de

fabricación y el periodo de garantía.

Actualmente, los fabricantes de pla-

cas y módulos electrónicos de todo

el mundo, presionan a los Ingenieros

de prueba para reducir costes, au-

mentar la calidad y recortar el time to

market. Las estrategias de prueba

pueden ser utilizadas para proporcio-

nar a las organizaciones, una venta-

ja estratégica para mejorar el rendi-miento y la calidad ofrecida. Las

pruebas pueden y deben ser usadas

para ganar terreno en un entorno

competitivo, reduciendo costes y

mejorando el rendimiento durante

todo el ciclo de vida del producto,

desde el diseño hasta la introducción

del nuevo producto (NPI), fabricación

y garantía. El retorno de la inversión

(ROI) de una estrategia de pruebas

efectiva resulta en una mejora de

semanas en time to market y quizás

millones de dólares de ahorro1.

Los fabricantes electrónicos tie-

nen muchas opciones a considerar

cuando diseñan procesos de estrate-

gias de prueba2 para sus PCBAs (PCB

assemblies); inspección óptica auto-

matizada (AOI), inspección con rayos

X automatizada (AXI), pruebas con

sondas móviles sin contacto (FPT) y

test sobre el circuito (ICT). Cada una

de estas tecnologías tiene sus propias

características de detección de fallos

y rendimiento que los usuarios tienen

que evaluar frente a sus espectros de

fallos y rendimiento antes de deter-minar sus estrategias de prueba. Los

ingenieros tienen que hacer balance

de los costes de funcionamiento,

costes del capital, detección de fa-

llos, productividad, resolución del

diagnóstico, capacidad de realimen-

tación del proceso y fiabilidad del

producto a largo plazo. La pérdida

de puntos de acceso físico para prue-

bas añade otra dimensión de com-

plejidad al problema para muchos

PCBAs modernos. Determinar los fa-

llos y priorizar las redes que requie-

ren accesos físicos en una explora-

ción de límites y entorno de pruebas

digital, son retos difíciles. Utilizando

múltiples técnicas de pruebas de una

manera complementaria y distribui-

da, los fabricantes pueden lograr

importantes mejoras de rendimiento.

¿Qué herramientas se tienen

que utilizar en una estrategia de

pruebas distribuida? ¿Cuál es la de-

tección de fallos proporcionada por

cada técnica de pruebas? ¿Cómo tie-

nen que ser distribuidas las pruebas

para lograr el rendimiento requeri-do? ¿Cuál es el equilibrio correcto

entre el test complementario y la

detección de fallos? ¿Qué nodos re-

quieren accesos de prueba y qué

nodos no? ¿Cuáles son los riesgos/

huecos en mi estrategia de test op-

timizada? Estas son las preguntas

que los ingenieros están intentando

responder en nuestro actual entorno

de pruebas. Además el aumento de

la presión del time to market nos

obliga a que hagamos planes para

optimizar nuestras estrategias deprueba muy al principio, durante el

diseño del PCB, antes de fabricar.

Este artículo investiga la necesidad

de soluciones de pruebas distribui-

das. Diferentes estudios ilustran

como el software de diseño (DFT)

puede ser utilizado para optimizar las

estrategias de prueba durante el di-

seño del PCB para lograr un equili-

brio entre detección de fallos y cos-

tes de las pruebas.

S e r e q u ie r e u n a

e s t r a t e g ia d e pr u e b a sd is t r ib u id a

Ninguna técnica de pruebas es

“óptima” por si sola para cualquier de-

safío, cada una tiene sus propios pun-

tos fuertes y débiles y hay que evaluar-

los como una solución dentro del plan-

ning de pruebas general. Aunque los

métodos de inspección son capaces de

encontrar defectos más cerca de su

origen para depurar y reparar más rá-

pidamente, no aseguran el funciona-

miento correcto del producto, como lohacen los métodos de test ICT y fun-

cionales (figura1).

Figura 1. Resolución del

diagnóstico. Los mét odos

de test con una mayor

resolución del diagnóstico

muestran un coste de

depuración menor, una

mejora del proceso (se

identifica más claramente

la causa primordial) y

requieren operadores con

menos conocimientos para

la depuración. Los

métodos funcionales de

test, aunque generalmente

tienen una resolución deldiagnóstico pobre, dan

confianza en la

funcionalidad del producto

lo que no se obtiene con

los otros métodos. Las

diferencias se amplían

cuando el acceso ICT es

limitado. Se requiere un

método de test

combinado, especialmente

para placas con acceso ICT.

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La enorme complejidad requie-

re un software moderno de análisis.

Diferentes métodos de pruebas va-

rían su abanico de detecciones como

se muestra en la figura 2. Una estra-

tegia de pruebas distribuida que in-

cluye los requerimientos correctos

como resolución del diagnóstico, de-

tección/cobertura de fallos, puntos

de acceso de test, t iempo de desarro-

llo de test, niveles de habilidad y cos-

tes de formación, ut ilización y t iem-po de operación, normalmente pro-

porciona resultados óptimos para un

PCBA en particular.

L a n e c e s i d a d d e

u t iliz a r D F T y t e n e ru n s o f t w a r e d e

e s t r a t e g ia d e p r u e b a s

¿Cómo desarrollar mejor estrate-

gias de test distribuidas? Ya que cada

método de pruebas, presenta niveles

de rendimientos variable con muchas

características diferentes (ver figuras

1 y 2). Uno puede fácilmente imagi-

nar la matriz de evaluación crecer

hasta proporciones de difícil manejo.

Cuando se resuelve un problema con

tantos métodos de test, la optimiza-

ción de una estrategia de test se hace

difícil y lenta y en el mejor caso da

resultados discutibles.

En el pasado los ingenieros nor-

malmente elegían las estrategias de

test basándose en experiencias ante-riores o preferencias subjetivas.

Cuando ICT combinado con inspec-

ción visual ha sido una estrategia de

prueba efectiva ha sido aplicada du-

rante años arbit rariamente a muchos

PCBAs sin las metodologías de aná-

lisis disponibles actualmente. Los

PCBAs modernos en entornos con

costes y tiempos competitivos, re-

quieren que logremos rendimientos

de prueba más óptimos para cada

placa basados en caso-por-caso. Esto

requiere programas de modelado de

detección de fallos para cada compo-

nente específico para encontrar in-

formación sobre puntos de acceso

ICT perdidos, y una completa librería

de dispositivos, así como requisitos

particulares de rendimiento para

cada placa. Cada PCBA tendrá un

único espectro de fallos y si se utili-

za el software para diseñar una estra-

tegia de test con el espectro de fallos

en mente, se podrá conseguir un re-

sultado más óptimo y más comple-to.

Un factor crítico de los PCBAs

con puntos de accesos ICT limitados

es el análisis de pruebas durante el

diseño, antes de la fabricación. La

optimización de pruebas y el soft-

ware de modelado que permite el

análisis del test antes de hacer el

routing de los diseños PCB, requiere

menos repeticiones de diseño, un

time to market menor, una detección

de fallos mejorada y costes de com-

probación más bajos.

Figura 2. Errores

detectados por varios

sistemas de t est/inspección

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D F X p a r a p la c a s co na c c e s o s I C T l im it a d o s

Hoy en día DFx3 es un área clave

a enfocar para los OEMs ya que ace-

lera al time to market y time to vo-

lume, reduce costes de fabricación y

disminuye los defectos. Verificando

los diseños PCB con una “ regla de

chequeo”, los defectos que pueden

impactar severamente la calidad de

la producción pueden ser fácilmen-te rectificados. De la misma forma,

un análisis efectivo de pruebas du-

rante el diseño puede mejorar el ren-

dimiento de dichas pruebas en pro-

ducción, de manera significativa.

El software DFT permite a los in-

genieros de pruebas trabajar concu-

rrentemente con los diseñadores y

estos pueden pronosticar el espectro

de fallos, hacer un planning de la

estrategia de pruebas, conocer la

detección de fallos y los puntos de

acceso de test antes de hacer elrouting del diseño PCB. Algunos pro-

gramas pronostican un espectro de

fallos para cada pin, componente y

señal en la placa y de este modo

identifican que pads de prueba pro-

porcionan mayor detección de fallos.

Haciendo una lista de los pads de

prueba que proporcionan detección

en orden descendente, los diseñado-

res pueden tomar decisiones inteli-

gentes sobre qué pads tienen que

estar presentes en las placas con ac-

ceso limitado. Lo fundamental es re-

ducir las iteraciones del diseño, losproblemas y mejorar rendimientos de

prueba en fabricación con costes

“acceso” y en este caso se puede uti-

lizar un software para cubrir un test

complementario entre, por ejemplo,

ICT y AXI.

Este test complementario puede

ser ejecutado de dos maneras, las

dos tienen que ser soportadas por

software – la manera preferida de-

pende de los requerimientos del mer-

cado:

1. Máximo AXI complementado conICT simplificado

Esta estrategia logra el máximo

de pruebas y una reducción de pads

de test ya que supone que los corto-

circuitos y circuitos abiertos serán de-

tectados por AXI y además esa detec-

ción de cortos/abiertos redundante

en los mismos pines no se realiza con

ICT. Con esta metodología, ICT es

utilizado sólo para verificar que un

componente funcional de valor co-

rrecto ha sido colocado en su posi-

ción, con la orientación correcta. Se

puede lograr esto haciendo el t est de

una unidad del dispositivo multi-

modular analógico o digital como se

muestra arriba en la f igura 3. Este es

un ejemplo de un test complemen-

tario donde los métodos de prueba

son ut ilizados de forma que minimi-

cen el solapamiento de los fallos y

consigan una reducción máxima de

los puntos de prueba (3 contra 12 en

este ejemplo). Se puede utilizar el

software DFT en la fase inicial del di-

seño para obtener un planning de

prueba que minimice los requisitosde los pads de test y de los utillajes

de prueba.. Así se reducen los costes

de utillajes (fixture), la complejidad,

el peso, el t iempo de depuración y el

plazo de entrega, una estrategia de-

seada para placas con accesos limi-

tados y en entornos de fabricación

que luchan con problemas de repe-

tibilidad (entre fixture y PCB) en pla-

cas con un número alto de pruebas.

2. Máximo ICT complementado con

AXI simplificado

Por otro lado, ot ros fabricante

pueden querer aplicar estrategias

más bajos. Además, si el programa

modela la detección de fallos propor-

cionada para cada máquina en el sis-

tema de test distribuido, se puede

identificar todos aquellos pads de

prueba que pueden ser eliminados

por la detección redundante de otras

etapas del test.

A n á lis is d e l S o f t w a r eD F T

Librerías analógicas, digitales y

de Boundary Scan

El programa tiene que utilizar li-

brerías analógicas, digitales y de

boundary scan para realizar de ma-

nera precisa el análisis de detección

con ICT, MDA y FPT. Todos los mode-

los de los componentes tienen que

ser almacenados en una librería con

arquitectura abierta y con un forma-

to específico que no sea del fabrican-

te. Este formato neutral tiene que ser

generado automáticamente utilizan-

do herramientas proporcionadas por

el software que traducirán las libre-

rías de modelos del fabricante al for-

mato neutral.

La librería de modelos de dispo-

sitivos proporciona la función del pin

e información de la estructura del

dispositivo que permite al programa

tomar decisiones inteligentes refe-

rentes a los requisitos de los puntos

de acceso de prueba en circuito, para

un dispositivo multi-unidad analógi-

co y digital. Esto incluye, por ejem-

plo, la identificación de resistenciasindividuales en un paquete de resis-

tencias para proporcionar unidades

de test individuales.

El programa también tiene que

identificar redes de boundary scan

puras y sus puertos de acceso de test

(TAP) para el estudio de técnicas de

reducción.

Detección de fallos complemen-

taria y redundante

Diferentes factores obligan a las

estrategias de prueba a servir dife-

rentes exigencias del mercado. A ve-

ces el factor a tener a cuenta es el

Figura 3. Estudio de la

técnica de reducción en un

dispositivo multi-modular

analógico o digital, se

supone que se hace una

inspección automatizada

para la detección de los

cortocircuitos y circuitos

abiertos en cada pin del

dispositivo.

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con máximo ICT en placas con acce-

sos limitados seguido de AXI para re-

llenar huecos en la detección de fa-

llos por la perdida de accesos. Ya que

ICT es generalmente un método de

test mucho más rápido que AXI, los

fabricantes con un volumen de requi-

sitos alto pueden preferir esta técni-

ca a la anterior. El software puede ser

utilizado para priorizar las necesida-

des del acceso para los diseñadores

antes de hacer el routing del diseñoPCB para poner de manera selectiva

pads de test donde se realiza una de-

tección de fallos mayor. Se puede uti-

lizar AXI sólo para proporcionar de-

tección donde ICT no la da, minimi-

zando el tiempo de test AXI.

Algunos tipos de PCBAs como

placas de airbag o placas para la

aviación que están destinadas a apli-

caciones de alta fiabilidad, normal-

mente requieren pruebas redundan-

tes para minimizar la posibilidad de

que no se detecten algunos defectos.

Sabiendo que ningún método de

prueba es perfecto, algunos OEMs

prefieren un alto nivel de detección

redundante para asegurar que todas

las oportunidades de fallos posibles

están suficientemente probadas. El

programa DFT es efectivo y t iene que

permit ir a los usuarios seguir tanto la

estrategia redundante como comple-

mentaria para identificar el grado de

la detección para conseguir los requi-

sitos de calidad y fiabilidad del entor-

no final.

Las estrategias de prueba que

están más enfocadas en la deteccióncomplementaria tenderán a ofrecer

una mayor velocidad de prueba y

costes más bajos que las estrategias

de detección redundante que verifi-

can los mismos tipos de fallos en va-

rias etapas. La estrategia de prueba

óptima depende de la aplicación fi-

nal y de las necesidades del usuario

para accesos de prueba, velocidad,

costes y fiabil idad. El programa DFT,

puede ayudar eficazmente a los fa-

bricantes a entender, calif icar y ana-

lizar estos factores para realizar un

balance de qué es apropiado para

cada PCBA en particular y de los ob-

jetivos de la fabricación.

Huecos en la det ección d e

fallos

Como se ha discutido antes, el

software tiene que utilizar librerías

analógicas, digitales y de modelos de

boundary scan para detectar la falta

de cobertura ICT, MDA y FPT a nivel

de pin del componente. Los usuarios

ganan visibilidad en la detección

complementaria vs la redundante

proporcionada por cada máquina en

sus sistemas de test distribuido. Ade-más, el programa tiene que determi-

nar qué defectos no han sido exami-

nados en una etapa de prueba deter-

minada y así identificar dónde el plan

de pruebas no tiene cobertura (ver fi-

gura 4). Es igual de importante para

un ingeniero de pruebas, saber donde

no hay cobertura de fallos en una es-

trategia de pruebas como saber don-

de si la hay. Tratando el espectro de

fallos y la cobertura de cada etapa de

comprobación como entidades com-

pletamente diferentes, el programa

proporciona información de forma

objetiva y no sesgada sobre el proble-

ma de detección de fallos.

Figura 4. Captura de

pantalla de detección de

fallos del software DFT, el

programa proporciona los

tipos de defectos probados

en cada etapa del test. Se

puede ver la detección

complementaria y la

redundante. La generación

de informes se hace a nivel

de pin del componente.

Los ingenieros tienen más

control de qué ha sido

probado y qué no ha sido

probado.

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Costes de garantía, fi abili-

dad del producto y devolu-

ciones

Cuando los ingenieros tienen la

capacidad de identificar donde tie-

nen y dónde no t ienen cobertura de

test y en qué grado esta cobertura se

solapa con otras etapas del test, pue-

den evaluar si su plan de pruebas

presenta los requisitos de fiabilidad

para el entorno de usuario final. La

cantidad de devoluciones, los costesde la garantía y los costes comercia-

les del cliente son grandes inconve-

nientes para todos los fabricantes, de

ahí que el nivel de calidad del pro-

ducto sea una medida clave para el

rendimiento de cualquier estrategia

de pruebas. El programa DFT permi-

te a las organizaciones minimizar la

exposición a estos factores y asegu-

rar un nivel de fiabilidad de produc-

to que satisfaga los requisitos del

mercado. Se puede conseguir un

ahorro importante a través de garan-

tías y costes de devoluciones reduci-

dos.

E s t u d io d e c a s o s

Metodología

Se aplicaron tres estrategias de

test a determinadas PCBAs con acce-

sos ICT limitados, utilizando el pro-

grama de análisis DFT. La detección

de fallos y otros atributos del rendi-

miento han sido medidos para cada

plan de test y en cada placa utilizan-

do la capacidad de generación deinformes del programa. A pesar de

que el software puede generar infor-

mes de cobertura de muchos tipos

de fallos como valor, orientación,

desviación y ausencia de dispositivos,

sólo se muestran la detección de cor-

tos y abiertos para simplificar el aná-

lisis y mostrar los resultados. Las li-

brerías analógicas, digitales y mode-

los de boundary scan estaban dispo-

nibles para el programa DFT para

que inteligentemente determinase la

detección y eliminase los accesos ICT

probe (pads de prueba) en áreas

donde las etapas de test se solapa-

ban o tenían detección de fallos re-

dundante.

Métod o de reducción de punt os

de prueba

Los siguientes métodos de elimi-

nación de accesos fueron utilizados

en ICT cuando otra etapa de test (AXI

o AOI) cubría la detección de fallos:

• Realizar el test para un elemento

en dispositivos multi-elemento, ana-

lógicos y digit ales en los casos en queotra etapa de test cubre los cortos y

abiertos en ot ros pines (explicado en

la figura 3, se eliminan accesos en n-

1 elementos).

• Accesos para señales TAP sólo en

dispositivos boundary scan para ve-

rificar componentes y orientación

correcta (cortos y abiertos en otros

pines están comprobados en otra

etapa de test o vía una red puramen-

te de boundary scan).

Los siguientes tipos de estrate-

gias de eliminación de accesos no

fueron aplicados, aunque se puede

lograr una reducción de accesos

mayor aplicando estas técnicas:

• Pines virtuales boundary scan: Uti-

lizar celdas boundary scan como

controladores y detectar recursos

para realizar tests de dispositivos que

no son de tipo boundary scan y así

eliminar los accesos que hay en estas

redes.

• Eliminar las conexiones en un lado

de las resistencias serie de termina-

ción donde las resistencias son utili-

zadas en redes de conexión de dispo-sitivos digitales, eliminar la conexión

en un lado de la resistencia y contro-

lar/detectar utilizando la conexión

restante.

• Redes de pin único no ut ilizado:

Estas son redes en las que la única

conexión es a través de un pin del

dispositivo no utilizado.

• Tests mínimos de disposit ivos no

boundary scan y no multi-elemento

para verif icar sólo presencia, función

y orientación. Si se comprueban los

cortos y abiertos en otra etapa de

test, se puede eliminar el acceso en

muchos pines del dispositivo. Esto

requiere modificar las librerías de

componentes antes del modelado

del software y ejecución del test.

Estrat egias de prueba

Se han analizado tres estrategias

de prueba en cada placa:

1. ICT (sólo)

• Descripción: ICT es el único méto-

do de test utilizado. ICT utiliza el

máximo número de accesos en laplaca, permit ido por el diseño.

• Ventajas: La estrategia más común

utilizada en la industria de hoy en

día. La detección de fallos no es bue-

na cuando el acceso es limitado.

2. Transmisión 4 AXI y ICT

• Descripción: Se utiliza la transmi-

sión de rayos X para hacer el test de

todas las uniones posibles en esta

placa de doble cara. ICT proporcio-

na la detección de cortos y abiertos

complementaria en los pines que no

son accesibles por la transmisión de

rayos X y proporciona detección de

otros defectos como componentes

correctos y orientación.

• Ventajas: Más velocidad de test,

coste más bajo, estrategia de test

combinado AXI/ICT ya que la trans-

misión por rayos X generalmente

opera a una velocidad triple que

cross-section por rayos X. Proporcio-

na una detección sumamente mejo-

rada para placas con accesos ICT li-

mitados sin sacrif icar la velocidad de

producción y ofreciendo una fiabili-dad mayor del producto y menor

número de devoluciones.

3. Cross-section AXI & ICT

• Descripción: Se utiliza cross-section

por rayos X para testear tantas unio-

nes como sea posible y que estén

accesibles (generalmente más del

99%). ICT proporciona detección de

fallos en otros defectos como com-

ponentes correctos o orientación

pero no está enfocado a la detección

de cortos y abiertos cubierta ya por

AXI.

• Ventajas: Estrategia AXI/ICT com-

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binada para placas complejas desti-

nadas a aplicaciones de alta fiabili-

dad. Proporciona la mayor detección

posible y minimiza las devoluciones.

4. AOI & ICT

• Descripción: Se utiliza AOI para tes-

tear todas las uniones posibles y que

sean accesibles (uniones escondidas

como BGAs no pueden ser compro-

badas). Se utiliza un proceso AOI de

2 pasos. ICT proporciona deteccióncomplementaria de otros defectos

como componentes correctos y

orientación pero no está enfocado a

detectar cortos y abiertos de las sol-

daduras accesibles por AOI ya que

AOI se ocupa de estas.

• Ventajas: Estrategia combinada

AOI/ICT para placas de alto volumen

con accesos ICT de funcionalidad

obligada. Proporciona una detección

de fallos buena con un coste reduci-

do.

Estudi o de placas

Placa 1

• Doble cara, densidad alta, gran

complejidad

• Bajo volumen de producción

• Utilización final en telecomunica-

ciones

• Dimensiones de las placas 16” x

16.5”

• 33.325 uniones

• 3408 componentes

• 8044 redes/señales

Placa 2

• Doble cara, densidad alta, gran

complejidad

• Alto volumen de producción

• Utilización final en informática

• Dimensiones de las placas 16” x

14.5”

• 20.630 uniones• 3250 componentes


Placa 3

• Doble cara, densidad alta

• Alto volumen de producción

• Electrónica de consumo

• 3883 uniones de soldadura

• 992 componentes

• Placa sin BGAs


Estudio de los resultados – Mo-

delado por soft w are

Se han obtenido los siguientes

resultados (ver tabla 1) al modelar los

datos de las placas uti lizando el pro-

grama DFT. Esta creación del mode-

lo puede ser realizada antes de hacer

el rutado del diseño PCB y así propor-

cionar los accesos ICT, allí donde son

requeridos, eliminando los tests re-

dundantes y reduciendo el número

de puntos de prueba ICT, con lo que

se mejora la velocidad de produc-

ción.

Estud io de los resultados - En-

t orno Real de Prod ucción

Los resultados siguientes (ver

tabla 2) han sido observados cuando

la placa 1 ha entrado en producción.

La velocidad de detección de cada es-

trategia ha sido medida utilizandouna cantidad de 252 defectos que

representan el espectro natural de

fallos en una empresa EMS específi-

ca.

Puntos importantes en el estu-

dio de lo s casos

• La detección pronosticada (mirar

test de soldadura) util izando el pro-

grama DFT fue parecida a la detec-

ción lograda en el entorno real de

producción.

• La utilización de un método com-

binado AXI /ICT (estrategias 2 y 3) en

placas con accesos de test limitados

mejora la detección de fallos compa-

rada con la utilización de sólo ICT

(estrategia 1).

• La reducción de accesos ICT y la

reducción de costes de utillajes ICT

fueron mayores en la estrategia de

test 3 para las dos placas ya que la

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detección AXI también es la más alta

para la estrategia 3.

• Aunque la estrategia 3 proporcio-

na el máximo número de accesos detest AXI y máxima detección combi-

nada de fallos, observar que el t iem-

po de test AXI en la estrategia de test

3 es tres veces mayor que en la estra-

tegia 2.

• Aunque la estrategia 2 ofrece poca

reducción de accesos sobre la estra-

tegia 1, la detección de fallos mejo-

ra de forma significativa sobre la es-

trategia 1 a pesar de que los acce-

sos de test de t ransmisión AXI en las

placas 1 y 2 son del 39% y 79% res-

pectivamente.

• Se prefiere la estrategia 2 para

volúmenes de producción altos con

sensibilidad en los costes que re-

quiere mejor fiabilidad durante

mucho t iempo ya que el t iempo de

test es un tercio del tiempo en la

estrategia 3.

• La estrategia 3 se adapta mejor a

los productos que tienen un volumen

de fabricación más bajo, no tan sen-

sibles a los costes de fabricación y

que t ienen unos costes de avería muy

altos.

• La estrategia 4 puede ser muy efec-tiva en entornos de fabricación de

gran volumen en placas con un nú-

mero de dispositivos BGA bajo. La

detección de fallos puede ser mejo-

rada significativamente en compara-

ción con el uso de únicamente la es-

trategia ICT.

C o n c lu s io n e s

Los ingenieros han utilizado las

experiencias o preferencias subjetivas

como medio para asignar estrategias

de test a un nuevo producto sin ana-

lizar las ventajas y debilidades de va-

G l o s a r i o

Análisis de test.- Se utiliza toda

la información BOM y CAD para de-

terminar el acceso f ísico ICT. Además

la detección de fallos de otras etapas

de test como AXI, FPT o AOI están in-

cluidas en el modelo de la cobertura

del test y se toman decisiones como

qué etapas de test tienen que pro-

porcionar cobertura en qué partes y

pines. Cualquier falta de acceso esinvestigada y se determinan los re-

querimientos de los pads de test en

base a la detección de fallos de to-

das las etapas (no sólo ICT) y en la

información de la librería de disposi-

tivos (BSCAN, analógica, digital).

Cobertura de fallos.- La efectivi-

dad de una etapa de test para detec-

tar un tipo de defecto específico en

una posición totalmente accesible

Cobertura de test.- Cobertura de

test = “Cobertura de fallos” x «Test

de acceso».

Espectro de fallos.- Los tipos de

defectos y posiciones donde pueden

ocurrir en el PCBA.

GENCAM.- El estándar IPC 2541.

Este estándar establece las necesida-

des y otras consideraciones para

intercambiar información entre equi-

pos de software para la fabricación

electrónica y sistema de información

de fábrica. Esta información consis-

te en parámetros y atributos, datos

del producto, información de proce-

sos, monitorización y control de

equipos, utilización de recursos yconsumo de material. Para más infor-

mación visitar www.gencam.org.

Test de acceso.- El nivel de acce-

sos que tiene la etapa de test hacia

el PCBA. Por ejemplo, ICT puede te-

ner un acceso menor al 100% a las

señales en el PCBA mientras que la

transmisión AXI puede tener un ac-

ceso menor al 100% a las uniones de

soldadura en el PCBA. El concepto de

test de acceso es independiente de la

“ cobertura de fallos”.

Test de proceso.- El “ Test de pro-

ceso” o “ Test Estructural” engloba

todas las operaciones de test e ins-

rios logros de test diferentes de una

manera cuantitativa. Los PCBAs mo-

dernos, en nuestro entorno compe-

titivo de coste y calidad requierenuna estrategia más optimizada para

cada PCBA en particular.

Las herramientas del programa

DFT que ofrece análisis de test duran-

te el diseño de las placas, permite a

los ingenieros de test trabajar concu-

rrentemente con los diseñadores.

Pueden pronosticar el espectro de

fallos y la renuncia a los accesos de

test antes de hacer el rutado de los

diseños PCB. Las ventajas de utilizar

el programa DFT son: menor ciclo de

diseño, mejores accesos de test, de-

tección de fallos mejorada, menos

problemas, costes de producción

menores, mejor t ime to market, me-

jor calidad y costes de devolución

menores.

El estudio de los resultados de-

muestra que la detección pronostica-

da por el programa DFT es realista

cuando ésta se compara con la con-

seguida en producción. Utilizando el

programa DFT durante el diseño del

PCB para modelar la detección de

fallos de diferentes estrategias de test

y renunciar a los accesos ICT puedereducir los costes de forma signif ica-

tiva y mejorar la calidad. La velocidad

de captura de fallos se dobla al em-

plear AOI y AXI junto con ICT y la

velocidad de producción varía sensi-

blemente dependiendo de la estrate-

gia de test elegida. Cuando el pro-

grama DFT permite tomar estas de-

cisiones en las primeras etapas del

ciclo de vida del producto, los pro-

veedores de las OEMs y EMS pueden

ganar reduciendo costes en todo el

ciclo de vida del producto desde NPI

hasta el proceso de fabricación y ga-

rantía.

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• Febrero 2003 9


pección anterior al test funcional.

Estas etapas de test e inspección son

generalmente enfocadas a verif icar el

ensamblaje correcto del PCB (no fun-

cionalidad).

Test distribuido.- Una estrategia

de test que evalúa las ventajas de

varias máquinas de test (midiendo su

detección de fallos, accesos, veloci-

dad de test, resolución del diagnós-

tico u otros atributos) en tanto de

forma complementaria como consolapamiento para conseguir un ren-

dimiento combinado óptimo para las

necesidades del negocio. ❏

L is t a d e a c r ó n im o s

AOI Automated Optical Inspec-

tion

API Automated Paste Inspection

AXI Automated X-Ray Inspec-

tion

BIST Built in Self test

BSCAN Boundary Scan IEEE 11.49.1

CAD Computer Aided Design

CEM Contract Electronics Manu-

facturer

DFM Design For manufacturing

DFT Design For Test

DFx Design for Test & Manufac-

turing

EMS Electronic Manufacturing

Services

ESS Environment Stress Scree-

ning

ICT In-Circuit t est

FPT Flying Probe Test

FT Funct ional Test

HVI Human Visual Inspection

MDA Manufacturing Defect

Analyser

MVI Manual Visual Inspect ion

(HVI)

NPI New Product Introduction

OEM Original Equipment Manu-

facturer

PCB Printed Circuit Board

PCBA Printed Circuit Board Ass-

embly

QFP Quad Flat PackRIP Repair In Process

ROI Return on Investment

SMT Surface Mount Technology

TAP Test Access Port

WIP Work in Process

R e f e r e n c i a s

1 Modelo de Return on Investment de

la estrategia de test Teradyne, Revis-

ta online SMT, 09/01 “ Effective Test

Strategies for Modern PCBAs”.2 Mirar Glosario para la definición de

“ Test de Proceso” o “ Test Estructu-

ral”.3 DFx = DFM & DFT. Mirar Glosario.4 Los equipos AXI normalmente están

disponibles en tres formatos:

• Transmisión AXI – llamado común-

mente como rayos X de “2D”.

• Cross section AXI – llamado co-

múnmente como rayos X de “3D”.

• Combo AXI – uti liza tanto el mé-

todo “2D” como “3D”. Aunque los

términos “2D” y “ 3D” son utilizados

más en nuestra industria, los autores

creen que estos términos pueden ser

engañosos e inexactos en su descrip-

ción de la tecnología de transmisión

y cross-section de rayos X.

La transmisión de rayos-X captu-

ra la información de todo el volumen

de la unión de soldadura, y en la ima-

gen final de escala de grises, la t rans-

misión de rayos-X representa la sol-

dadura de manera más completa

que cross-section de rayos-X que

captura sólo una parte de la unión de

soldadura en la imagen final en es-cala de grises. Aunque en teoría,

múltiples partes de un sistema de

cross-section de rayos-X puede ser

acumulado para construir un mode-

lo en tres dimensiones de la soldadu-

ra, los sistemas de cross-section AXI

actuales no realizan esta operación y

analizan las partes sólo en dos di-

mensiones y carecen de información

de la parte superior e inferior de esa

parte. Los equipos Combo AXI utili-

zan una combinación de técnicas de

transmisión y cross-section de mane-

ra concurrente durante la inspección

de un PCB. Los sistemas Combo au-

tomáticamente aplican cada técnica

donde se acomodan mejor y permi-

ten a los usuarios la capacidad de

preferir una técnica sobre otra si se

desea. Este documento utilizará los

términos transmisión, cross-section y

Combo de rayos-X y evita el uso de

los términos “2D” y”3D” ya que es-

tos son inexactos y engañosos.5 Fuente: proyecto de estrategia de

test NEMI.

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