3g-sdiレベルbとデュアル・リンク hd …€“2 機能の説明...

2010 年 12 月 Altera Corporation

AN-611-1.0

© 2010 Altera Corporation. All rights reserved. ALTERA, ARRIAand/or trademarks of Altera Corporation in the U.S. and other cwww.altera.com/common/legal.html. Altera warrants performreserves the right to make changes to any products and services ainformation, product, or service described herein except as exprespecifications before relying on any published information and b

この資料は英語版を翻訳したもので、内容に相違が生には、最新の英語版で内容をご確認ください。

じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際

3G-SDI レベル Bとデュアル・リンクHD-SDI（SMPTE372）リファレンス・

デザインのマッピング

このリファレンス・デザインは、Altera® SDI MegaCore® ファンクションおよびオーディオ・

ビデオ開発キット Stratix® IV GX エディションを使用して、3 ギガビット / 秒のシリアル・

デジタル・インタフェース（3G-SDI）Level B およびデュアル・リンクの高精細（HD）シリ

アル・デジタル・インタフェース（HD-SDI）をマッピングする方法について説明します。

オーディオ・ビデオ開発キット Stratix IV GX エディションは、Stratix IV GX 開発ボードおよび

2 つの SDI の高速メザニン・カード（HSMC）で構成されています。デュアル・リンク HD-SDI は、2.970 GB/ 秒または 2.967 GB/ 秒の公称レートでの動作する 2 つの SMPTE 292M HD-SDI で構成されています。

このアプリケーション・ノートでは、次の 2 つのデモを説明します。

■ デュアル・リンク HD-SDI（レシーバ）への 3G-SDI レベル B のマッピング

■ 3G-SDI レベル B（レシーバ）へのデュアル・リンク HD-SDI のマッピング

f Stratix IV GX オーディオおよびビデオ開発キットについて詳しくは、 Audio Video Development Kit, Stratix IV GX Edition User Guide を参照してください。Stratix IV GX FPGA開発ボードについて詳しくは、 Stratix IV GX FPGA Development Board Reference Manual を参照してください。SDI HSMC について詳しくは、 SDI HSMC Reference Manual または AN 600: Serial Digital Interface Reference Design for Stratix IV Devices を参照してください。

SDI MegaCore ファンクションについて詳しくは、 SDI MegaCore Function User Guide を参

照するか、または販売代理店にお問い合わせください。

機能の説明リファレンス・デザインは、3G-SDI レベル B の信号から 2 つの HD-SDI 信号に、およびその

逆に信号にマッピングを実行するための一般的なプラットフォームを提供します。 2 ページ

の図 1 および 3 ページの図 2 には、リファレンス・デザインの 2 つのハイ・レベルのブ

ロック図を示します。

Subscrib

, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. ountries. All other trademarks and service marks are the property of their respective holders as described at ance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but t any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any ssly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device efore placing orders for products or services.

https://www.altera.com/servlets/subscriptions/alert?id=AN-611

http://www.altera.com/literature/ug/ug_sivgx_av_dev_kit.pdf

http://www.altera.com/literature/ug/ug_sivgx_av_dev_kit.pdf

http://www.altera.com/literature/manual/rm_sivgx_fpga_dev_board.pdf

http://www.altera.com/literature/manual/rm_sdi_hsmc.pdf

http://www.altera.com/literature/an/an600.pdf

http://www.altera.com/literature/ug/ug_sdi.pdf

http://www.altera.com/common/legal.html

1–2 機能の説明

3G-SDI レベル Bからデュアル・リンク HD-SDI のマッピング図 1 に示すように、以下のセクションでは、3G-SDI レベル B からデュアル・リンク

HD-SDI へののマッピングで使用される様々な要素について説明します。

3G-SDI レシーバトリプル・スタンダード SDI レシーバ MegaCore ファンクションは、3G-SDI レベル Bレシーバのインタフェースを提供します。

Dual Link HD-SDI トランスミッタデュアル・リンク HD-SDI トランスミッタの MegaCore ファンクションは、1.485 Gbpsの 1080i のデータ・ストリームの 2 つのリンクを出力します。

Demuxデマルチ・プレクサ・ロジックは、内部パターン・ジェネレータからの入力、また

は 3G-SDI のトリプル・スタンダード・レシーバからの信号を受信し、そして 2 つの

HD のリンクのデータ・ストリームへ 3G-SDI 信号を逆多重化します。開発キット上

で DIPSW6は、HD リンク A または HD リンク B のオプションのいずれかを選択しま

す。

パターン・ジェネレータパターン・ジェネレータはテスト・パターンを出力します。

FIFOFIFO は、パラレル・ビデオ・データを格納します。 FIFO バッファがハーフ・フルにな

ると、トランスミッタは、リード、エンコード、およびデータの送信を開始します。

図 1. ブロック図̶デュアル・リンク HD-SDI に 3G-SDI レベル B のマッピング

Internal Test Pattern Generator

3G-SDI MegaCore Function(Receiver)

Transceiver SDI Protocol Blocks

SDI Protocol Blocks

Transceiver

Transceiver

Demux

Starting Channel Number = 0

3G-SDI Level B signal

DIPSW6

20

20

20

20HD Link A

HD Link B

20

Dual link HD-SDI MegaCore Function(Transmitter)

HD-SDI Link A signal

HD-SDI Link B signal

Starting Channel Number = 8, 12

hsmc_sdi_portA

FIFO

3G-SDI レベル Bとデュアル・リンクHD-SDI（SMPTE372）リファレンス・デザインのマッピング 2010 年 12 月 Altera Corporation

1–3機能の説明

3G-SDI レベル Bにデュアル・リンク HD-SDI のマッピング以下のセクションでは、図 2 に示すように、3G-SDI レベル B へのデュアル・リンク HD-SDI をマッピングするために使用される様々な要素について説明します。

.

デュアル・リンク HD-SDI レシーバデュアル・リンク HD-SDI レシーバ MegaCore ファンクションは、デュアル・リンク

HD-SDI レシーバのインタフェースを提供します。ソースでのリンク A とリンク B の

間のデュアル・リンク HD-SDI のタイミングの差は 40 ns を（SMPTE372 の仕様）を

超えてはなりません。両方のリンク A とリンク B が初めてのデータを受信する準備

ができたときに rst_rxをアサートする必要があります。

トリプル・スタンダード SDI トランスミッタトリプル・スタンダード SDI MegaCore ファンクション・トランスミッタの inst2 は、

HD 信号を送信するために使用されます。開発キット上の DIPSW5は、HD のリンク

データ・ストリームまたは HD のリンク B データ・ストリーム送信するために使用さ

れます。

トリプル・スタンダード SDI MegaCore ファンクション・トランスミッタの inst3 は、

3Gb 信号を送信するために使用されるます。開発キット上の DIPSW6は、内部パター

ン・ジェネレータから生成された 3Gb 信号または 2 つのレシーバ HD 信号から生成

された 3Gb 信号マルチプレクサを送信するために使用されます。

FIFOFIFO は、パラレル・ビデオ・データを格納します。 FIFO バッファがハーフ・フルにな

ると、トランスミッタは、リード、エンコード、およびデータの送信を開始します。

Mux ( シリアル・インタリーブ・ストリーミング）マルチプレクサ・ロジックは、2 つのデュアル・リンク HD-SDI のデータから入力を

受信し、インタリーブされた 3G-SDI レベル B のデータに入力をストリームします。

図 2. ブロック図̶3G-SDI レベル B にデュアル・リンク HD-SDI のマッピング

Dual link HD-SDI MegaCore Function(Receiver)

Transceiver

SDI Protocol Blocks

FIFO

Mux

SDI Protocol Blocks Transceiver

Transceiver FIFO

SDI Protocol Blocks

Transceiver

20

20

20

20

20

20

Starting Channel Number = 8,12

HD-dual link signal

HD-dual link signal

hsmc_sdi_portB

Triple standard SDI MegaCore Function(Transmitter)



3G-SDI signal

HD-SDI signal (link A or link B)

DIPSW5

Triple standard SDI MegaCore Function(Transmitter)

FIFO

Internal Pattern Generator

DIPSW7

2010 年 12 月 Altera Corporation 3G-SDI レベル B とデュアル・リンク HD-SDI（SMPTE372）リファレンス・デザインのマッピング

1–4 機能の説明

データ変換図 3 および図 4 には、2 つの HD-SDI データ・ストリーム（とその逆）に 3G-SDI レベ

ル B のデータの変換を示しています。

図 3. 2 HD-SDI データ・ストリームへの 3G-SDI レベル Bのデータ変換

図 4. 3G-SDI レベル Bのデータへの 2 HD-SDI データ・ストリームのデータ変換

3FFh

(C2)

Demux

3FFh

(C1)

3FFh

(Y2)

3FFh

(Y1)

000h

(C2)

000h

(C1)

000h

(Y2)

000h

(Y1)

XYZ(

C2)

XYZ(

C1)

XYZ(

Y2)

XYZ(

Y1)

LN0(

C2)

LN0(

C1)

LN0(

Y2)

LN0(

Y1)

LN1(

C2)

LN1(

C1)

LN1(

Y2)

LN1(

Y1)

3FFh

(C1)

3FFh

(Y1)

000h

(C1)

000h

(Y1)

XYZ(

C1)

XYZ(

Y1)

LN0(

C1)

LN0(

Y1)

LN1(

C1)

LN1(

Y1)

3FFh

(C2)

3FFh

(Y2)

000h

(C2)

000h

(Y2)

XYZ(

C2)

XYZ(

Y2)

LN0(

C2)

LN0(

Y2)

LN1(

C2)

LN1(

Y2)

000h

(C1)

000h

(Y1)

000h

(C2)

000h

(Y2)

3G-SDI Level B Interleaved Stream

Data Stream 1

Data Stream 2

3FFh

(C1)

3FFh

(Y1)

000h

(C1)

000h

(Y1)

XYZ(

C1)

XYZ(

Y1)

LN0(

C1)

LN0(

Y1)

LN1(

C1)

LN1(

Y1)

3FFh

(C2)

3FFh

(Y2)

000h

(C2)

000h

(Y2)

XYZ(

C2)

XYZ(

Y2)

LN0(

C2)

LN0(

Y2)

LN1(

C2)

LN1(

Y2)

000h

(C1)

000h

(Y1)

000h

(C2)

000h

(Y2)

MultiplexingData Stream 1

Data Stream 2

3G-SDI Level B Interleaved Stream

3FFh

(C2)

3FFh

(C1)

3FFh

(Y2)

3FFh

(Y1)

000h

(C2)

000h

(C1)

000h

(Y2)

000h

(Y1)

XYZ(

C2)

XYZ(

C1)

XYZ(

Y2)

XYZ(

Y1)

LN0(

C2)

LN0(

C1)

LN0(

Y2)

LN0(

Y1)

LN1(

C2)

LN1(

C1)

LN1(

Y2)

LN1(

Y1)


1–5機能の説明

図 5 に、3G-SDI レベル B から 2 HD-SDI データ・ストリーム（とその逆）にデータの

変換のタイミング図を示します。

図 5. 3G-SDI レベル B データから 2 HD-SDI データ・ストリーム（とその逆）のデータの変換

tx_pclktx_trs

txdata[19:10]txdata[9:0]

tx_data_type_a_bn

3FF(Y) 000(Y) XYZ(Y)000(Y)

3FF(C) 000(C) XYZ(C)000(C)

tx_pclktx_trs


tx_data_type_a_bn

3FF(C) 3FF(Y) 000(C) 000(Y) 000(C) 000(Y) XYZ(Y)XYZ(C)

3FF(C) 3FF(Y) 000(C) 000(Y) 000(C) 000(Y) XYZ(Y)XYZ(C)

tx_pclktx_trs


tx_data_type_a_bn

3FF(Y) 000(Y) XYZ(Y)000(Y)

3FF(C) 000(C) XYZ(C)000(C)

74.25MHzHD Link A

HD Link B74.25MHz

148.5MHz

3G Level B

HD Link B

HD Link A

Dat

a co

nver

sion

Dat

a co

nver

sion

y1 y1

Cb1 Cr1

y1

y2

Cb1

Cb2

Cr1

Cr2

y1

y2

y2 y2

Cb2 Cr2


1–6 使用法

使用法この項では、Stratix IV GX 開発ボードとリファレンス・デザインを実証するための要

件と関連する手順について説明します。この項では、次のトピックが含まれていま

す。

■ ハードウェアおよびソフトウェア要件

■ ハードウェアの設定

■ リファレンス・デザインの実行

ハードウェアおよびソフトウェア要件リファレンス・デザインには次のハードウェアおよびソフトウェアが必要です。

■ Stratix IV GX 開発ボード

■ 2 つの SDI HSMC

■ SDI MegaCore ファンクション

■ Quartus® II ソフトウェア、バージョン 10.0 sp1 パッチ 1.181

オーディオ・ビデオ開発キット Stratix II GX Edition を得るには、販売代理店にお問い

合わせください。

ハードウェアの設定図 6 は、Stratix IV GX 開発ボードは、SDI HSMC に接続する方法を示しています。

図 6. ハードウェアの設定

HSM

C Port B

HSM

C Port A

HSM

C Port A

SDI OUT 1

SDI OUT 2

SDI OUT 1

SDI OUT 2

SDI IN 1

SDI IN 2

SDI IN 1

SDI IN 2

Stratix IV GX Development Board


1–7使用法

表 1 には、デザイン・インスタンスにマッピングされている HSMC ポートについて

説明します。

表 2 には、各ユーザー定義のデュアル・イン・ライン・パッケージ（DIP）スイッ

チ・コントロールの機能を説明します。スイッチが OFF の位置にあるときは、ロ

ジック 1 が選択されています。スイッチが ON の位置にあるときは、ロジック 0 が選

択されています。

表 1. デザイン・インスタンスに HSMC ポートのマッピング

HSMC ポートデザイン・インスタンス命説明

HSMC ポート A

SDI OUT 1 hd_dl_tx_inst (HD Link B) デュアル・リンク HD-SDI のデータ [19:0]の下位ストリームを送信します。

SDI OUT 2 hd_dl_tx_inst (HD Link A) デュアル・リンク HD-SDI データ [39:20]の上位ストリームを送信します。

SDI IN 1 threeG_rx_inst0 トリプル・スタンダード・レシーバは、3G-SDI レベル B の信号を受信します。

SDI IN 2 threeG_rx_inst1トリプル・スタンダード・レシーバは、

3G-SDI レベル B の信号を（ループバック検証用）を受信します。

HSMC ポート B

SDI OUT 1 tripleStd_tx_inst2トリプル・スタンダード・トランスミッ

タは、HD ストリーム A またはストリーム

B の信号を送信します。

SDI OUT 2 tripleStd_tx_inst3トリプル・スタンダード・トランスミッ

タは、2 HD ストリームから 3G-SDI レベルB の信号を送信します。

SDI IN 1 hd_dl_rx_inst (HD Link B) デュアル・リンク HD-SDI のデータ [19:0]の下位ストリームを受信します。

SDI IN 2 hd_dl_rx_inst (HD Link A) デュアル・リンク HD-SDI データ [39:20]の上位ストリームを受信します。

表 2. SW3 DIP スイッチ・コンと r- る

DIPSW 説明

8 1= ホールド・リセット

0= リリース・リセット

7 1= hd_dl_tx_inst: 内部パターンからの hd txdat0= hd_dl_tx_inst: 3gb からの hd txdata demux

6 1= tripleStd_tx_inst3: 内部パターンからの 3gb txdata 0= tripleStd_tx_inst3: hd_dl_rx_inst からの 3gb txdata mux

5 1= tripleStd_tx_inst2: hd txdata リンク A0= tripleStd_tx_inst2: hd txdata リンク B

4, 3,2 1 使用されない


1–8 使用法

表 3 には、Stratix IV GX 開発ボード上の LED がそれぞれの機能について説明します。

表 3. Stratix IV GX FPGA 開発ボード上の LED

LED 説明0 アラインメント・ロック

HSMC ポート A: 3G SDI レシーバ inst0

1 TRS ロック

HSMC port A: 3G SDI レシーバ inst0

2 フレーム・ロック


3 使用されない

4 アラインメント・ロック


5 TRS ロック



HSMC port A: 3G SDI レシーバ inst1



HSMC ポート B: デュアル・リンク HD-SDI レシーバ ( リンク A)

9 TRS ロック HSMC ポート B: デュアル・リンク HD-SDI レシーバ ( リンク A)


HSMC ポート B: デュアル・リンク HD-SDI レシーバ ( リンク A)


HSMC ポート B: デュアル・リンク HD-SDI レシーバ ( リンク B)

12 TRS ロック HSMC ポート B: デュアル・リンク HD-SDI レシーバ ( リンク B)


HSMC ポート B: デュアル・リンク HD-SDI レシーバ ( リンク B)


15 デュアル・リンク HD-SDI レシーバ

リンク A およびリンク B はアラインメントされる


1–9使用法

図 7 には、Stratix IV GX 開発ボード上の LED の向きを示しています。

.

図 7. Stratix IV FPGA 開発ボード上のユーザー LED


0 1 2 3 4 5 6 7

8 9 10 11 12 13 14 15

FPGA

LCD Display

HSMC HSMC

User LED


1–10 使用法

リファレンス・デザインの実行リファレンス・デザインを実行するには、次の手順に従います。

1. 6 ページの図 6 に示すように FPGA 開発ボード上で HSMA と HSMB ポートに 2 つ

の SDI HSMC を接続します。

2. デュアル・リンク HD-SDI への 3G-SDI レベル B をマッピングする HSMC ポート Aと HSMC ポート B の接続をセットアップします。図 8 に示すように、トランス

ミッタ出力 SDI OUT 1 ポートまたは SDI OUT 2 ポートに SDI 信号アナライザを接続

します。

3. ボードに電源を接続します。

4. Quartus II ソフトウェアを起動し、リファレンス・デザインをコンパイルします。

リファレンス・デザインをコンパイルするには、次の手順を実行します。

a. File メニューの Open Project をクリックして、\<directory>\s4gxsdi.qpf に移動し、

Open をクリックします

b. Processing メニューで、Start Compilation をクリックします。

5. Quartus II ソフトウェアで生成した SRAM オブジェクト・ファイル（.sof）をダウ

ンロードします。

a. USB-Blaster™ ダウンロード・ケーブルをボードの USB Type-B Connector に接続

します。

b. Tools メニューの Programmer をクリックします。ソフトウェアは自動的にコ

ンパイル時に s4gxsdi.sof ファイルを検出し、ポップアップ・ウィンドウに表

示されます。ボードに、Quartus II で生成されたファイルをダウンロードして

Start をクリックします。ファイルがポップアップ・ウィンドウに表示されな

い場合は、Add File をクリックして、\<directory>\s4gxsdi.so に移動して、Openをクリックします。

図 8. デュアル・リンク HD-SDi ハードウェア・セットアップへの 3G-SDI レベル B

HSMC Port BHSMC Port AHSMC Port A

SDI OUT 1

SDI OUT 2

SDI OUT 1

SDI OUT 2

SDI IN 1

SDI IN 2

SDI IN 1

SDI IN 2


SDI Signal Analyzer


1–11使用法

1 このデザインは揮発性です。このデザインをボードに電源が投入されるた

びにリロードする必要があります。

6. 内部パターンを使用した 3Gb 信号（ポート B）を送信するために、DIPSW6 = 1および DIPSW7 = 0を設定します。 DIPSW8を制御することによってハードウェアをリ

セットします。

7. シグナル・アナライザでの信号の動作を観察します。 SDI OUT1 ポートの信号は、

HD ストリーム A 信号を表し、SDI OUT 2 ポート信号は、HD ストリーム B 信号を

表します。3GB 信号の受信から分離します。

8. HSMA の SDI OUT 2 ポートからのデュアル・リンク HD-SDI のリンクを HSMB のレ

シーバ入力 SDI IN 2 ポートに接続します。HSMA の SDI OUT 1 ポートからのデュア

ル・リンク A を HSMB の SDI IN 1 ポートのレシーバ入力に接続します。 HD デュア

ル・リンク・レシーバを観察します。リンク A とリンク B レシーバがロックする

ことができるはずです。

9. 3G-SDI レベル B にデュアル・リンク HD-SDI をマッピングするために HSMC ポー

ト A および HSMC ポート B の接続をセット・アップします。HSMA の SDI OUT 2ポートから HSMB のレシーバ入力 SDI IN 2 ポートへのデュアル・リンク HD-SDI リンク A 信号ソースを接続します。図 10 に示されるように、HSMB のトランス

ミッタ出力 SDI OUT 1 ポートあるいは SDI OUT 2 ポートに SDI アナライザを接続し

ます。

図 9. HD リンク Aおよび HD リンク B イメージ


1–12 使用法

10. ステップ 3、ステップ 4、ステップ 5 を繰り返します。

11. 内部パターンを使用して、HD デュアル・リンク信号 ( ポート A) を送信するため

に、DIPSW6 = 0および DIPSW7 = 1をセットします。DIPSW8のコントロールにより

ハードウェアがリセットされます。

12. 信号のアナライザ上の信号の動作を観察します。SDI OUT 2 ポート信号はインタ

リーブされた多重 3Gb 信号を表わします。また、SDI OUT 1 ポート信号は逆多重

化された HD のデュアル・リンク信号を表わします。

13. 次のボード・セッティングを指定して、信号の動作を観察します。SDI OUT 1ポートのリンク A またはリンク B の出力をコントロールするには DIPSW5 = 1を指

定します。

図 10. デュアル・リンク HD-SDI ハードウェア・セットアップへの 3G-SDI レベル B

HSM

C Port B

HSM

C Port A

HSM

C Port A

SDI OUT 1

SDI OUT 2

SDI OUT 1

SDI OUT 2

SDI IN 1

SDI IN 2

SDI IN 1

SDI IN 2


SDI Signal Analyzer

図 11. SDI_OUT1: HD リンク B ( 内部パターンが選択された場合 )


1–13使用法

14. HSMA のレシーバ入力 SDI IN 1 ポートに HSMB の SDI OUT 2 ポートを接続します。

HSMB の SDI OUT 2 ポートから送信される 3Gb 信号が HSMA の SDI IN 1 ポートの

3G インスタンスによってロックされることを確認してください。

15. 次の実装用の LED の条件を観察します。

a. LED は、3G-SDI インスタンス Ch0 のための次の条件を示します。

■ LED 0 は、レシーバがワードにアラインメントされたときに点灯します。

■ LED 1 は、受信したライン・フォーマットが安定しているときに点灯しま

す。

■ LED 2 は、レシーバ・フレーム・フォーマットが安定しているときに点灯

します。

b. LED は、3G-SDI インスタンス Ch1 のための次の条件を示します。



す。


します。

図 12. SDI_OUT2: HD リンク A ( 内部パターンが選択された場合 )

図 13. 3G-SDI インスタンス Ch0 の LED の条件0 1 2 3 4 5 6 7

8 9 10 11 12 13 14 15


1–14 使用法

c. LED は、デュアル・リンク HD-SDI レシーバのための以下の条件を示します (リンク A)。



す。

■ LED 10LED 2 は、レシーバ・フレーム・フォーマットが安定しているときに

点灯します。

d. LED は、デュアル・リンク HD-SDI レシーバのための以下の条件を示します (リンク B)。



す。


します。

e. LED は、デュアル・リンク HD-SDI( リンク A) レシーバがパラレル

rxdata[39:20]を持つとき、および HD デュアル・リンク B がパラレル

radata[19:0]を持つとき、次の条件を示します。

■ デュアル・リンクHD-SDIレシーバのリンクAとリンクBがアラインメントさ

れたしたときに LED 15 が点灯します。

図 14. 3G-SDI インスタンス Ch1 の LED の条件

図 15. デュアル・リンク HD-SDI ( リンク A) の LED 条件

図 16. デュアル・リンク HD-SDI ( リンク B) の LED の条件

0 1 2 3 4 5 6 7

8 9 10 11 12 13 14 15

0 1 2 3 4 5 6 7

8 9 10 11 12 13 14 15

0 1 2 3 4 5 6 7

8 9 10 11 12 13 14 15


1–15結論

結論このアプリケーション・ノートでは、デュアル・リンク HD-SDI および 3G-SDI 間の

変換を実行する Stratix IV GX 開発ボードと SDI HSMC で SDI のリファレンス・デザイ

ンを使用する方法を提供しています。

改訂履歴表 4 に、本資料の改訂履歴を示します。

図 17. HD- デュアル・リンク A および Link B がアラインメントされた場合び LED の条件

0 1 2 3 4 5 6 7

8 9 10 11 12 13 14 15

表 4. 改訂履歴

日付バージョン変更内容

2010 年 12 月 1.0 初版。


1–16 改訂履歴


3g-sdiレベルbとデュアル・リンク hd …€“2 機能の説明...

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