Ακολουθιακά κυκλώματα: Μανδαλωτές και...

Διάλεξη

6

Ακολουθιακά

κυκλώματα: Μανδαλωτές

και

Flip-Flop

Ψηφιακά Ολοκληρωμένα Κυκλώματα και Συστήματα 2008 – Καθηγητής Κωνσταντίνος Ευσταθίου

Δομή

της

διάλεξηςΔομή

της

διάλεξης

Εισαγωγή στην ακολουθιακή λογικήΟ μανδαλωτήςSR LatchJK Flip-FlopD Flip-FlopTiming DefinitionsLatch vs Flip-FlopΑσκήσεις

2


Εισαγωγή

στην

ακολουθιακή

λογικήΕισαγωγή

στην


λογική

3



και

Flip-Flop


Εισαγωγή

στην



στην


λογική

Είδη λογικών κυκλωμάτωνΣυνδυαστικάΗ έξοδός τους καθορίζεται μόνο από την παρούσα τιμή της εισόδου. Δενέχουν μνήμη

ΑκολουθιακάΗ έξοδός τους καθορίζεται όχι μόνο από την παρούσα τιμή της εισόδουαλλά και από προηγούμενες τιμές της. Τα κυκλώματα αυτά έχουν μνήμη. Απαιτούν ρολόι για τη λειτουργία τους

4


Εισαγωγή

στην



στην


λογική

Μοντέλο ακολουθιακού κυκλώματος (κατάσταση=μνήμη)

5

ΣυνδυαστικήΛογική

Ρολόι

Έξοδοι

Καταχωρητές

κατάστασ

ηςΕπόμενηκατάσταση

Τρέχουσακατάσταση

Είσοδοι


Εισαγωγή

στην



στην


λογική

Μηχανισμοί μνήμης (αποθήκευσης)Στατική αποθήκευσηΗ κατάσταση διατηρείται όσο υπάρχει τροφοδοσίαΈχουν θετική ανάδραση (αναγέννηση) με εσωτερική σύνδεση της εξόδουμε την είσοδο

Δυναμική αποθήκευσηΗ κατάσταση αποθηκεύεται σε παρασιτικούς πυκνωτέςΗ κατάσταση διατηρείται για μικρή χρονική διάρκεια (milliseconds)Απαιτείται περιοδική ανανέωσηΣυνήθως απλούστερη μεγαλύτερη ταχύτητα και μικρότερηκατανάλωση

6


Ο μανδαλωτήςΟ μανδαλωτής

7



και

Flip-Flop


Ο ΜανδαλωτήςΟ Μανδαλωτής

Το βασικό στοιχείο στατικής μνήμης (latch από εδώ και μπρος)Τρία πιθανά σημεία λειτουργίαςΜόνο τα δύο είναι σταθερά σημεία λειτουργίαςΕίναι δισταθές κύκλωμαΑποθηκεύει ένα δυαδικό ψηφίο

8


Ο ΜανδαλωτήςΟ Μανδαλωτής

9

Για να είναι μόνο τα A, C

σταθερά

σημεία

λειτουργίας

πρέπει

το

κέρδος

στη

μεταβατική

περιοχή

να

είναι

μεγαλύτερο

από

1. Το

B

είναι

ένα

ασταθές

σημείο


Με

την

παραπάνω

συνθήκη, αν

το

κύκλωμα

βρεθεί

στο

σημείο

B, ο

παραμικρός

θόρυβος, ανάλογα

με

το

πρόσημό

του, ενισχύεται

και

αναγεννιέται

γύρω

από

τον

βρόχο

του

κυκλώματος

αναγκάζοντας

το

σημείο


να

ολισθήσει

στο

A ή

C

Vi2 Vo2Vo1Vi1

cascaded inverters

A

Vi1 = Vo2

Vi2

= V

o1

C

B


SR LatchSR Latch

10



και

Flip-Flop


SR Latch με

NOR

πύλεςSR Latch με

NOR

πύλες

Η χρήση NOR δύο εισόδων παρέχει τον τρόπο σκανδαλισμού του latchΓια S=R=1 , οι έξοδοι δεν είναι συμπληρωματικές για αυτό καιδεν χρησιμοποιείται αυτός ο συνδυασμός των S, RActive High είσοδοι (δηλαδή χρειάζεται λογικό high στην αντίστοιχη είσοδοS,R για να γίνει η επιθυμητή ενέργεια Set, Reset)

11

0Q Q= =

R S Qn+1 ! Qn+1

0 0 Qn !Qn Memory

0 1 1 0 Set

1 0 0 1 Reset

1 1 0 0 Not allowed


SR Latch με

NAND

πύλεςSR Latch με

NAND

πύλες

Για S=R=0 , οι έξοδοι δεν είναι συμπληρωματικέςγια αυτό και δεν χρησιμοποιείται αυτός ο συνδυασμός των S,RActive Low είσοδοι (στο σύμβολο υποδεικνύεται από τα κυκλάκιαμπροστά από τις εισόδους S, R)

12

1Q Q= =

S R Qn+1 ! Qn+1

1 1 Qn !Qn Memory

0 1 1 0 Set

1 0 0 1 Reset

0 0 1 1 Not allowed


SR Latch –

Παράδειγμα

λειτουργίαςSR Latch –



13

Reset Hold Set SetReset Race

R

S

Q

\Q


SR Latch –

Θεωρητική

συμπεριφοράSR Latch –

Θεωρητική

συμπεριφορά

14

Πλήρες διάγραμμακαταστάσεων

Περιλαμβάνει και τις 4 πιθανέςκαταστάσεις (συνδυασμούςτων εξόδων)Δείχνει σε ποια νέα κατάστασηπηγαίνουμε όταν έρθει έναςαπό τους 4 συνδυασμούςεισόδων, από οποιαδήποτεαρχική κατάσταση

Να γιατί η είσοδος SR=11 είναιμη επιτρεπτή στο SR flip-flop μεNOR πύλες

Q Q'

0 1Q Q'

1 0

Q Q'

0 0

Q Q'

1 1

SR=00SR=11SR=00

SR=10

SR=01SR=00SR=10

SR=00SR=01

SR=11 SR=11

SR=10SR=01

SR=01 SR=10

SR=11

Πιθανές

ταλαντώσεις

μεταξύ των

καταστάσεων

00 και

11


SR Latch –

Παρατηρούμενη

συμπεριφοράSR Latch –

Παρατηρούμενη


15

Η κατάσταση QQ'=11 πολύ δύσκολα παρατηρείταιΈνα από τα R, S συνήθως αλλάζει πρώτοΆρα είναι ασαφές αν θα επιστρέψει στην κατάσταση 01 ή 10Μη ντετερμινιστική μετάβαση

SR=00SR=00

Q Q'

0 1Q Q'

1 0

Q Q'

0 0

SR=10

SR=01SR=00SR=10

SR=00SR=01

SR=11 SR=11

SR=01 SR=10

SR=11


SR Latch –

Υλοποιήσεις

(1) SR Latch –


(1)

16


SR Latch –


(2) SR Latch –


(2)

17

Σε

αυτή

την

υλοποίηση

αν

είναι R=S=1, και

τα

δύο

τρανζίστορ

R, S

θα

άγουν

ρεύμα


SR Latch –


(3) SR Latch –


(3)

18


SR Latch –


(4) SR Latch –


(4)

19

CMOS υλοποίηση

ενός

clocked SR flip-flop Το

clock signal δηλώνεται

ως

φ

Το

σχετικό

τμήμα

του

κυκλώματος

για

τον

καθορισμό

των

ελάχιστων

W/L

λόγων

των

Q5, Q6

ώστε

να

εξασφαλίζεται

η

δυνατότητα

μεταγωγής


SR Latch –


(5) SR Latch –


(5)

20

Μια

απλούστερη

CMOS υλοποίηση

του

clocked SR flip-flop. Αυτό

το

κύκλωμα

είναι

δημοφιλές

ως

το

βασικό

κελί

στη

σχεδίαση

στατικών

random-access memory (SRAM) chips


JK Flip-FlopJK Flip-Flop

21



και

Flip-Flop


JK

Latch

–

ΠεριγραφήJK

Latch

–

Περιγραφή

J = clocked-set είσοδος, K=clocked-reset είσοδοςActive High λογικήΧρήση ρολογιού, οι αλλαγές περνούν μόνο για Clock=highΓια Clock=low η έξοδος διατηρείται (είναι αποθηκευμένη)Λύνει το πρόβλημα της απροσδιοριστίας στην έξοδο πουπαρατηρείται στο SR latch για S=R=0 (NAND υλοποίηση)Για J=K=1 προκαλείται ταλάντωση στην τιμή της εξόδουΜε τη χρήση της ανάδρασης και ανάλογα με τηνκατάσταση του latch (την έξοδό του) ενεργοποιείται, λόγωτης NAND στην είσοδο, μόνο μία από τις δύο εισόδουςκάθε φοράΓια J, K βραχυκυκλωμένα μετατρέπεται σε T Flip-Flop (Toggle)

22


JK

Flip-Flop –

Επιθυμητή

λειτουργίαJK

Flip-Flop –

Επιθυμητή

λειτουργία

Στο JK latch όσο χρόνο το clock είναι high, αν οι είσοδοι αλλάζουν, θααλλάζει και η έξοδος σύμφωνα με τον πίνακα αληθείας του latchΌχι επιθυμητή λειτουργία!Σε ένα flip-flop θέλουμε η έξοδος ιδανικά να αλλάζει μόνο μετά από μίαπαρυφή του ρολογιού, την κατερχόμενη ή την ανερχόμενηΤο θέλουμε να είναι edge-triggered στοιχείοΓι’ αυτό εισαγάγουμε την αρχιτεκτονική Master-Slave

Παρατήρηση: Στη βιβλιογραφία μερικοί συγγραφείς ένα τέτοιο edge-triggered στοιχείο το ονομάζουν register (καταχωρητή)

23


Master-Slave JK

Flip-Flop

–

ΛειτουργίαMaster-Slave JK

Flip-Flop

–

Λειτουργία

Το master ενεργοποιείται με το ρολόι, ενώ το slave με το συμπλήρωμα του ρολογιούΜπορεί να έχει περισσότερες από μία εισόδους (εδώ φαίνονται τρεις)Στο σύμβολο φαίνονται και δύο ασύγχρονες είσοδοι (δεν εξαρτώνται από το ρολόι) πουχρησιμοποιούνται για το ασύγχρονο preset (SD) και reset (RD) του flip-flop. Είναι active low, δηλαδή αν γίνει low η εκάστοτε ασύγχρονη είσοδος επιτελείται η λειτουργία που υπονοεί το όνομάτης

24

Λειτουργία:Clock high: το master latch είναι σεtransparent mode (οι είσοδοί τουεπηρεάζουν την έξοδό του) ενώ το slaveσε hold mode (το συμπλήρωμα τουρολογιού είναι low οπότε δεν αλλάζει ηκατάστασή τουClock low: το master latch είναι σε holdmode ενώ το slave σε transparent mode


Master-Slave JK

Flip-Flop

–

ΛειτουργίαMaster-Slave JK

Flip-Flop

–


Με την αρχιτεκτονική Master-Slave επιτυγχάνουμε την επιθυμητήσυμπεριφορά:

Όταν το ρολόι είναι high, το slave latch είναι “παγωμένο” οπότε δεν παρατηρείταιαλλαγή στις εξόδους παρόλο που οι είσοδοι μπορεί να αλλάζουν (και να επηρεάζουντις εξόδους του master latch)Όταν το ρολόι είναι low, το master latch είναι “παγωμένο” οπότε οι είσοδοι J, K δενέχουν καμία επίδραση και η έξοδος μένει πάλι σταθερή (το slave latch δυνητικάμπορεί να αλλάζει αλλά τροφοδοτείται με τις “παγωμένες” εξόδους του master latch, οπότε τελικά δεν παρατηρείται καμία αλλαγή)Η έξοδος αλλάζει μόνο κατά τη μετάβαση high to low του ρολογιούΆρα με την αρχιτεκτονική Master-Slave μετατρέψαμε δύο level-sensitive latches σεένα flip-flop με συμπεριφορά edge-triggered

25


Ones catching πρόβλημαOnes catching πρόβλημα

Έστω ότι το slave είναι σε κατάσταση reset, και το clock είναι highΛόγω της ανάδρασης και της NAND εισόδου, η J είσοδος ενεργοποιείται και η K απενεργοποιείταιΟποιοδήποτε spike ή glitch (που μπορεί να προέρχεται από το κύκλωμα που οδηγεί τιςεισόδους J, K) στην J είσοδο θα αναγκάσει το master latch να είναι σε κατάσταση setΠλέον είναι αδύνατο να έρθει σε κατάσταση reset το latch αυτό, διότι η K είσοδος είναιαπενεργοποιημένηΗ J είσοδος “έπιασε” ένα 1 που ακολούθως θα μεταφερθεί στο slave όταν το clockπέφτειΗ ανάδραση και οι NAND εισόδου που λύνουν το πρόβλημα της απροσδιοριστίας τουSR latch, δημιουργούν το πρόβλημα ones catching στο master slave JK FFΛύσεις:

Το ρολόι μένει στο high όσο λιγότερο γίνεται… (μη εφαρμόσιμη λύση)Χρήση (αμιγώς) JK edge-triggered FF

26


JK

Edge-Triggered Flip-FlopJK

Edge-Triggered Flip-Flop

Όταν το ρολόι είναι high, οι J, K είσοδοι δεν φτάνουν στο S, R latch γιατί εμποδίζονται από τοδεύτερο επίπεδο πυλών NANDΌταν το ρολόι είναι low, οι J, K είσοδοι ήδη εμποδίζονται από το πρώτο επίπεδο πυλών NANDΆρα η έξοδος πλέον δεν είναι level sensitive

27

Η έξοδος του FF μεταβάλλεται καθώς το ρολόι έρχεταισε low κατάσταση, και η κατάσταση εξόδου οφείλεταιστην κατάσταση των J, K εισόδων λίγο πριν (χρόνοςsetup) έρθει η κατερχόμενη παρυφή του ρολογιούΣτην κατερχόμενη παρυφή του ρολογιού θα εμφανιστείένας στενός αρνητικός παλμός είτε στην S είτε στηνR είσοδο, ανάλογα με τις τιμές των J, KΤο κύκλωμα “συγχωρεί” οποιαδήποτε spikes στιςεισόδους J, K πριν από το χρόνο setupΑναλυτικά οι χρονισμοί σε επόμενη διαφάνειαΤο σύμβολο > στο ρολόι υποδηλώνει edge-triggered λειτουργία, και το κυκλάκι ευαισθησία στο negative edge


D Flip-FlopD Flip-Flop

28



και

Flip-Flop



Ευρεία χρήση σε ψηφιακά κυκλώματα καισυστήματα – υλοποίηση καταχωρητώνΟ αντιστροφέας στην είσοδο D εξασφαλίζειότι οι S, R είσοδοι προς το latch θα είναιπάντα συμπληρωματικέςΗ Q έξοδος απλώς ακολουθεί την D είσοδο(προσωρινή αποθήκευση δεδομένων)Η συγκεκριμένη υλοποίηση είναι positive edge-triggeredΥπάρχει και level sensitive (transparent) –δηλαδή latchΆσκηση: κάνετε τις απαραίτητεςτροποποιήσεις στο JK latch ώστε να τομετατρέψετε σε ένα transparent D latch

29



Positive edge-triggered D Flip-Flop κατάλληλο για τεχνολογία TTL (χρήσηNAND πυλών)Άσκηση: Επιβεβαιώστε τη λειτουργία του

30


D latch –

ΛειτουργίαD latch –


Για ρολόι C=1Η πύλη μετάδοσης 1 είναι on και η 2 είναι offΣπάει η ανάδρασηΗ κατάσταση της εισόδου D μεταφέρεται μέσωτου ζεύγους αντιστροφέων στις εξόδους. Η Q ακολουθεί τη D (transparent)

Για ρολόι C=0Η πύλη μετάδοσης 1 είναι off και η 2 είναι onΚλείνει ο βρόχος ανάδρασηςΗ είσοδος D απενεργοποιείταιΗ κατάσταση του ζεύγους αντιστροφέωνμανδαλώνεται, “παγώνει”, διαμέσου της πύληςμετάδοσης 2

Λόγω της πύλης μεταφοράς είναι κατάλληλογια CMOS τεχνολογία

31


Master-Slave D Flip-FlopMaster-Slave D Flip-Flop

Μετατρέπεται σε edge-triggered λόγω master-slaveΓια ρολόι C=1

TG 1,4 είναι on και 2,3 είναι off (ισοδύναμο a)Το δεύτερο ζεύγος αντιστροφέων είναι μανδαλωτής καισυγκρατεί την πληροφορία που τοποθετήθηκε προηγούμενα

Για ρολόι C=0TG 1,4 είναι off και 2,3 είναι on (ισοδύναμο b)Η είσοδος D απενεργοποιείταιΗ πύλη μετάδοσης 2 μανδαλώνει την πληροφορία που υπήρχεστην είσοδο D ακριβώς πριν την αλλαγή κατάστασης τουρολογιούΚατά τη διάρκεια της μετάβασης του ρολογιού η κατάσταση τηςD διατηρείται προσωρινά στις κομβικές χωρητικότητες πουαφορούν τους δύο πρώτους αντιστροφείςΗ πύλη μετάδοσης 3 μεταδίδει τα αποθηκευμένα δεδομένα στιςεξόδους (ενημέρωση της εξόδου)Η Q έχει πλέον δεδομένα που ήταν αρχικά στην είσοδο D γιαC=1

32


Master-Slave D Flip-FlopMaster-Slave D Flip-Flop

CMOS υλοποίηση του Master-Slave D Flip-Flop που περιλαμβάνει καιασύγχρονες εισόδους θέσης και επαναφοράς (υπερισχύουν του ρολογιού)

33


Timing DefinitionsTiming Definitions

34



και

Flip-Flop


Timing DefinitionsTiming Definitions

35

tCLK

tD

tC-Q

tholdtsu

tQ OUTPUT

STABLE

DATASTABLE

D

Clk

Q

Χρόνοι σχετικοί με edge-triggered στοιχείαtsetup: χρόνος για τον οποίο η είσοδος πρέπει να έχει σταθεροποιηθεί (να είναιέγκυρη) πριν από την παρυφή του ρολογιού

thold: χρόνος για τον οποίο η είσοδος πρέπει παραμείνει σταθερή – έγκυρη μετάτην παρυφή του ρολογιού

tC-Q: worst case καθυστέρηση μετάδοσης (με αναφορά στην παρυφή τουρολογιού) – απαραίτητος χρόνος για να αντιγραφεί η είσοδος D στην έξοδο Q


Latch vs

Flip-FlopLatch vs

Flip-Flop

36



και

Flip-Flop


Latches

vs

Flip-FlopsLatches

vs

Flip-Flops

37

Μανδαλωτές (Latches)level sensitive κυκλώματα τα οποία οδηγούν τις εισόδους στηνέξοδο όταν το ρολόι είναι high (ή low) - transparent modeΗ είσοδος που δειγματοληπτείται στην κατερχόμενη (ανερχόμενη) παρυφή του ρολογιού διατηρείται σταθερή όσο το ρολόι είναι low (ή high) - hold mode

Flip-Flops (edge-triggered)edge sensitive κυκλώματα που δειγματοληπτούν τις εισόδους σεμια μετάβαση του ρολογιού

positive edge-triggered: 0 → 1negative edge-triggered: 1 → 0

Υλοποιούνται χρησιμοποιώντας latches (π.χ., master-slave flip-flops)


Latches

vs

Flip-FlopsLatches

vs

Flip-Flops

38

ΟρισμοίΣτη βιβλιογραφία υπάρχει σύγχυση με τους ορισμούς τωνστοιχείων latch, flip-flop και registerΣε αυτή τη διάλεξηΈνας latch είναι level sensitiveΈνας register (καταχωρητής) είναι edge-triggeredΓια το flip-flop διευκρινίζεται αν είναι edge-triggered ή όχι


Latches

vs

Flip-FlopsLatches

vs

Flip-Flops

39

Latchαποθηκεύει

την

είσοδο

όταν

το

ρολόι

είναι

low

D

Clk

Q D

Clk

Q

Register (positive edge-triggered)αποθηκεύει

την

είσοδο

στην

ανερχόμενη

παρυφή

του ρολογιού

Clk Clk

D D

Q Q


Latches

vs

Flip-Flops –

ΠαράδειγμαLatches

vs

Flip-Flops –


40

positive

edge-triggered

flip-flop

transparent

(level-sensitive)

latch

D

Clk

Qedge

Qlatch

Η


διαφέρει

όπου

η

είσοδος

αλλάζει

ενώ

το

ρολόι

είναι

high

D

Clk

Q

D

Clk

Q


Latches

vs

Flip-FlopsLatches

vs

Flip-Flops

41

Τύπος Πότε

δειγματοληπτείται

η

είσοδοςΠότε

η

έξοδος

είναι

έγκυρη

Unclocked

latch Πάντα Μετά

από

propagation delay

από

την

αλλαγή

της

εισόδου

Level-sensitive

latch Clock high (Tsu

/Th

γύρω

από

την

κατερχόμενη

παρυφή

του

ρολογιού)Μετά

από

propagation delay

από

την

αλλαγή

της

εισόδου

ή

παρυφή

ρολογιού

(όποιο

έρθει

αργότερα)

Master-slave

flip-flop Clock high (Tsu

/Th

γύρω

από

την


παρυφή

του

ρολογιού)Μετά

από

propagation delay

από

την


παρυφή

του

ρολογιού

Negative

edge-triggered

flip-flop

High-to-low

μετάβαση

του

ρολογιού

(Tsu

/Th

γύρω

από

την


παρυφή

του

ρολογιού)

Μετά

από

propagation delay

από

την


παρυφή

του

ρολογιού


ΑσκήσειςΑσκήσεις

42



και

Flip-Flop


Άσκηση

1 –

Εκφώνηση

(προς

λύση)Άσκηση

1 –

Εκφώνηση

(προς

λύση)

43

Δύο αντιστροφείς CMOS που λειτουργούν με τροφοδοτικό5V έχουν VIH και VIL 2.42 και 2.0 V αντίστοιχα και εξόδους0.4 και 4.6 V αντίστοιχα. Οι αντιστροφείς είναισυνδεδεμένοι σε συνδεσμολογία μανδαλωτή. Προσεγγίζοντας την χαρακτηριστική μεταφοράς κάθε πύληςμε μία ευθεία γραμμή μεταξύ των σημείων κατωφλίου, σχεδιάστε τη χαρακτηριστική μεταφοράς ανοιχτού βρόχουτου μανδαλωτή. Ποιες είναι οι συντεταγμένες του σημείουΒ; Ποιο είναι το κέρδος βρόχου στο Β;


Άσκηση

2 –

ΕκφώνησηΆσκηση

2 –

Εκφώνηση

44

Για το παρακάτω κύκλωμα του SR flip-flop η VDD=5V, VT=1V και K1=K2=K3=K4=K. Βρείτε τις τιμές των K5=K6έτσι ώστε το flip-flop να αλλάζει κατάσταση ότανεφαρμοστεί σήμα θέσης ή επαναφοράς ίσο με VDD/2.


Άσκηση

2 – ΛύσηΆσκηση

2 – Λύση

45

Επειδή Κ1=Κ3=Κ2=Κ4 οι δύο αντιστροφείς του latch έχουν τάση κατωφλίουVDD/2=2.5V. Ας υποθέσουμε ότι η έξοδος Q είναι high (VDD) και συνεπώς η άλληέξοδος θα είναι low. Το Q3 είναι σε αγωγή με τάση VGS=-5V. Το Q5 πρέπει ναρυθμίσει την τάση στην έξοδο Q στα 2.5V ώστε το latch να αλλάξει κατάσταση.Θεωρούμε το Q3 και το Q2 στην ωμική περιοχή, το Q1, Q4 και Q6 στην αποκοπή και τοQ5 στην περιοχή κορεσμού:

( ) ( )( )( ) ( )( )

5 32 2

5 5 3 3 3 3

2 25 3

5 3

2

2.5 1 2 5 1 2.5 2.5

6.11

DS DS

GS T GS T DS DS

I I

K V V K V V V V

K K

K K

= ⇒

− = − − ⇒

− = − − ⇒

=


Άσκηση

3 –

Εκφώνηση

και

ΛύσηΆσκηση

3 –

Εκφώνηση

και

Λύση

46

A:Οι κυματομορφές Clk, J, K που φαίνονται στο σχήμα εφαρμόζονται στο JK master-slave flip-flop της διαφάνειας 24. Με το FF αρχικά σε επαναφορά (Reset), σχεδιάστετην κυματομορφή που προκύπτει στην έξοδο Q των master και slave latches.Q: To master latch έχει την δυνατότητα να αλλάξει την κατάστασή του όσο το Clkείναι high. Έτσι, το master latch θα αλλάξει κατάσταση, αν κατά την διάρκεια τουClk=high υπάρξει είσοδος στα J και Κ τέτοια ώστε αυτό να αποκτήσει διαφορετικήκατάσταση από το slave. Η αλλαγή στο master latch θα συμβεί όσο το Clk=high. Ηκατάσταση του master latch θα περάσει στο slave στην πίπτουσα παρυφή του Clk. Οικυματομορφές του master και του slave latch δίδονται παρακάτω:


Άσκηση

4 – ΕκφώνησηΆσκηση

4 – Εκφώνηση

47

Επαναλάβατε την προηγούμενη άσκηση για το JK edge-triggered flip-flop του παρακάτω σχήματος. Υποθέστε ότιτο flip-flop είναι αρχικά σε τοποθέτηση (Set).


Άσκηση


4 – Λύση

48

Το συγκεκριμένο JK edge-triggered flip-flop δειγματοληπτεί την κατάστασητων J και K στην πίπτουσα παρυφή του Clk. Οι κυματομορφή της εξόδουδείχνεται παρακάτω:


Άσκηση

5 – ΕκφώνησηΆσκηση

5 – Εκφώνηση

Για το D flip-flop της διαφάνειας 30 αριθμείστε τις πύλες 1 έως 6.(α) Με Clk=D=Low και S=R=High, προσδιορίστε τηνκατάσταση εξόδου της κάθε πύλης. Υποθέστε ότι αρχικά τοflip-flop είναι σε τοποθέτηση.(β) Επαναλάβετε το (α) για CLK=High.

49


Άσκηση


5 – Λύση

50

(α) Εφόσον το Clk=D=Low οι πύλες G2, G3 και G4 θα έχουν έξοδο ‘1’ . Ηπύλη G1 έχει και τις τρεις εισόδους της σε ‘1’ και συνεπώς θα έχει έξοδο ‘0’. To latch εξόδου έχει τις εισόδους του στο ‘1’ και συνεπώς δεν αλλάζεικατάσταση, δηλαδή G5=’1’ και G6=’0’.


Άσκηση


5 – Λύση

51

(β) Εφόσον D=’0’ η έξοδος της G4=’1’. Eφ’ όσον το flip-flop είναι σετοποθέτηση, οι είσοδοι της G6 είναι όλες ‘1’ και συνεπώς η έξοδος της G3=’1’. Για να συμβαίνει αυτό θα πρέπει η έξοδος της G2 να είναι ‘0’ και τότε η έξοδοςτης G1 θα είναι ‘1’ και της G5 θα είναι και αυτή ‘1’.


Η

διάλεξη

έγινε

στο

πλαίσιο

του

προγράμματος

EΠΕΑΕΚ

II

από

το

μεταπτυχιακό

φοιτητή

Παπαμιχαήλ

Μιχαήλ

για

το

μάθημα

Ψηφιακά

Ολοκληρωμένα

Κυκλώματα

και

Συστήματα

Καθηγητής

Κωνσταντίνος

Ευσταθίου

©2008

Η

διάλεξη

έγινε

στο

πλαίσιο

του

προγράμματος

EΠΕΑΕΚ

II

από

το

μεταπτυχιακό

φοιτητή

Παπαμιχαήλ

Μιχαήλ

για

το

μάθημα

Ψηφιακά

Ολοκληρωμένα

Κυκλώματα

και

Συστήματα

Καθηγητής

Κωνσταντίνος

Ευσταθίου

©2008

52

Πανεπιστήμιο

Πατρών, Πολυτεχνική

Σχολή

Τμήμα

Ηλεκτρολόγων

Μηχανικών

& Τεχνολογίας

Υπολογιστών

Τομέας

Ηλεκτρονικής

& Υπολογιστών, Εργαστήριο

Ηλεκτρονικών

Εφαρμογών

Ακολουθιακά κυκλώματα: Μανδαλωτές και...

Documents