v1cp1 – week 5 computerarchitectuur. 2 adresbus databus controlebus cpu memory i/o blokschema...
TRANSCRIPT
![Page 1: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/1.jpg)
V1CP1 – week 5Computerarchitectuur
![Page 2: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/2.jpg)
2
adresbus
databus
controlebus
CPU MEMORY I/O
Blokschema computersysteem
![Page 3: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/3.jpg)
3
Componenten van een computersysteem
CPU Het rekenhart van een computer Voert instructies, ‘eenvoudige rekenstapjes’, uit
Geheugen Voor de opslag van instructies en data
I/O Voor communicatie met de buitenwereld, d.w.z.
Harde schijf Netwerkkaart Beeldscherm Etc. ...
Bussen Voor de verbinding van de componenten
![Page 4: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/4.jpg)
4
8 bits bus
Buslijnen
Een bus is een verzameling parallelle verbindingen (lijnen), waarbij iedere lijn 1 bit kan transporteren
![Page 5: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/5.jpg)
5
Onderdelen systeembus
Databus transporteert data en instructies tussen registers ingang en uitgang
Adresbus transporteert adressen waar de data of
instructies heen moeten of vandaan moeten komen
alleen ingang Controlebus
transporteert de signalen die nodig zijn om data- en adres transport te coördineren
![Page 6: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/6.jpg)
6
Geheugen module
Opslag van data en instructies primair geheugen secundair (achtergrond)geheugen
Bevat vele cellen voor een bepaald aantal bits (b.v. 8) elke cel heeft een adres capaciteit = aantal cellen * bits per cel
Beschikt over een aantal adreslijnen bepaalt het aantal cellen
n lijnen maximaal 2n cellen
Beschikt over een aantal datalijnen vaak gelijk aan het aantal bits per cel
![Page 7: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/7.jpg)
7
Random Access Memory (RAM)
Random Access Memory alle geheugenplaatsen kunnen in willekeurige volgorde
worden gelezen en geschreven verliest zijn inhoud als de spanning wegvalt
![Page 8: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/8.jpg)
8
CS - Chip Select
R/W - Read/Write
Aansluiting RAM module
![Page 9: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/9.jpg)
9
Soorten RAM geheugen
Statische RAM (SRAM) onthoudt de data zolang de voedingsspanning
aanwezig is
Dynamische RAM (DRAM) verliest zijn data na verloop van enkele ms en
moet daar regelmatig worden ‘opgefrist’; de refresh cycle
compacter dan DRAM (factor 4) adreslijnen worden vaak gemultiplext
![Page 10: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/10.jpg)
10
RAS - Row Address Strobe
CAS - Column Address Strobe
Multiplexing van adreslijnen
![Page 11: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/11.jpg)
11
SIMM van DRAM modules
![Page 12: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/12.jpg)
12
ROM geheugen
Read Only Memory heeft ook random access! behoudt zijn inhoud als de stroom wegvalt heeft vele varianten
‘echt’ ROM – inhoud wordt vastgelegd bij fabricage PROM – is eenmalig programmeerbaar EPROM – kan worden gewist met UV licht EEPROM – kan bloksgewijs elektrisch worden gewist flash EEPROM – kan met 1 actie (1 flash) worden
gewist
![Page 13: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/13.jpg)
13
CS - Chip Select
PGM - Program
EPROM module
![Page 14: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/14.jpg)
14
adresbus
databus
controlebus
CPU RAM I/OROM
Blokschema computersysteem met ROM
![Page 15: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/15.jpg)
15
n bepaalt het adresbereik – max. 2n geheugenregisters
m – vaak gelijk aan het aantal bits per register
Central Processing Unit (CPU)
![Page 16: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/16.jpg)
16
adresbus
databus
controlebus
BIU
Registers
ALUStatus register
Stack pointer
PC
ICU
Instructie register
TU
1001001001001110
1001001001001110
Opbouw van de CPU
![Page 17: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/17.jpg)
17
Onderdelen van de CPU
CPU = Central Processing Unit ICU = Internal Control Unit TU = Timing Unit ALU = Arithmetische/Logische Unit BIU = (Basic) Input/Output Unit Registers (General Purpose) Program Counter (PC) Stackpointer Statusregister Instructieregister
![Page 18: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/18.jpg)
18
adres
data
adres stabiel
R/W
Lees cyclus Schrijf cyclusSchrijf cyclus
Bus timing
![Page 19: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/19.jpg)
19
Werking van een processor
1. Haal een instructie op (Fetch)- zet inhoud PC op adresbus- geef een leessignaal op controlebus- verhoog inoud van PC- plaats data van databus in Instructie Register
2. Decodeer de instructie (Decode)
3. Voer de instructie uit (Execute)
4. Sla het resultaat op (Store)
5. Ga naar 1
![Page 20: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/20.jpg)
20
John von Neumann (28-12-1903 - 8-2-1957)
Stored Program Architecture
![Page 21: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/21.jpg)
21
FInstruction
Fetch
DInstruction
Decode
EInstruction Execution
SStore Result
Von Neumann cyclus
![Page 22: V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem](https://reader036.vdocuments.site/reader036/viewer/2022081516/5551a0f14979591f3c8bc0cb/html5/thumbnails/22.jpg)
22
Opdrachten
Bestudeer hfdst.7.1 t/m 7.3.2(uitgezonderd intermezzo’s)
Lees hfdst. 7.4 t/m 7.4.2 (uitgezonderd intermezzo’s)
Maak opgaven 7.1, 7.2, 7.6 en 7.7