Univerzitet Crne Gore

Elektrotehnički fakultet

Hardversko-softverski kodizajn električnih kola i sistema

FPGA bazirani frekvencmetar

Mentor Studenti

Dr Radovan Stojanović Vasilj Davidović

Mirjana Banjević

Podgorica, 2005

SADRŽAJ: 1. Uvod..............................................................................................................1 2. Funkcionalni opis kola..................................................................................2 2.1 Djelitelj frekvencije .................................................................................................2 2.2 Selektor opsega .......................................................................................................4 2.3 BCD brojač .............................................................................................................5 2.4 Registri....................................................................................................................5 2.5 Izbor cifre................................................................................................................6 2.6 BCD u 7-segmentni pretvarač..................................................................................7 2.7 Displej.....................................................................................................................7 2.8 Rezultati simulacije .................................................................................................8 3. Rezultati implementacije i prikaz greške....................................................11 3.1 Prikaz eksperimentalne pločice ..............................................................................11 3.2 Demonstracija izmjerene i tačne vrijednosti...........................................................11 3.3 Greška mjerenja.....................................................................................................12 4.Dodatak 1 .....................................................................................................14 5.Dodatak 2 .....................................................................................................15 6.Bibliografija .................................................................................................16

1. Uvod

U ovom radu biće predstavljen frekvencmetar realizovan uz pomoć FPGA čipa.

Za određivanje frekvencije iskorišćen je algoritam određivanja frekvencije na kojem je zasnovan konvencionalni frekvencmetar [1].

Kod konvencionalnog frekvencmetra, sl.1, ulazni signal se kondicionira do oblika koji je kompatibilan sa elektronskim kolima brojača. Kondicionirani signal, koji je povorka impulsa, dolazi na logičku kapiju. Vremenska baza u trajanju od 1s dobija se dijeljenjem frekvencije lokalnog oscilatora i kontroliše otvaranje i zatvaranje logičke kapije. Ako je kapija otvorena, impulsi prolaze i njihov zbir se smješta u registru. Na slici su mjerač i registar za smještanje rezultata označeni kao counting register. Podaci iz registra prikazuju se na displeju.

Sl.1: Blok dijagram konvencionalnog frekvencmetra

Pored ovog algoritma, prilikom konstruisanja frekvencmetara koristi se i algoritam primijenjen u recipročnom frekvencmetru. Za razliku od konvencionalnog algoritma ovdje se posebno broje impulsi i mjeri vrijeme, i rezultati smjestaju u posebnim registrima. Na slici 2 je predstavljen uprošćeni blok dijagram jednog recipročnog frekvencmetra. Brojač događaja (event

counter) broji impulse ulaznog signala dok vremenski brojač (time counter) broji impulse lokalnog oscilatora. U aritmetičkom dijelu kola se automatski izračunava frekvencija kao količnik broja impulsa ulaznog signala i broja vremenskih impulsa pomnoženih periodom oscilatora.

Sl.2: Blok dijagram recipročnog frekvencmetra

2. Funkcionalni opis kola

Uprošćeni blok dijagram FPGA frekvencmetra je predstavljen na slici 3:

Sl.3: Blok dijagram FPGA frekvencmetra 2.1. Djelitelj frekvencije

Djelitelj frekvencije je dio kola koji služi za dobijanje odgovarajuće vremenske baze od unutrašnjeg taktnog impulsa FPGA čipa čija je vrijednost 4MHz. Djelitelj frekvencije je izveden kao redna veza tri djelitelja frekvencije sa dva i šest djelitelja frekvencije sa deset. Na izlazu se dobija vremenska baza frekvencije 0.5MHz. Ova izlazna frekvencija, kako se vidi sa šeme, se ne koristi kao vremenska baza za mjerenje frekvencije u svim zadatim opsezima, već se za poseban opseg uzima kao vremenska baza ona frekvencija koja omogućava da se i najveća frekvencija u posmatranom opsegu prikaze na displeju sa dvije cifre.

Kao djelitelj frekvencije sa dva je upotrijebljen T flip-flop, sl.4. Pinovi PRN I CLRN se drže na logičkoj nuli, dok je ulaz T na visokom logičkom nivou. Na ovaj način se na izlazu flip-flopa dobija signal čija je frekvencija dva puta manja od frekvencije ulaznog signala koji se dovodi na priključak za taktni impuls.

Sl.4: T flip-flop kao djelitelj frekvencije

Šema djelitelja frekvencije sa deset je prikazana na slici 5:

Sl.5: Djelitelj frekvencije sa 10

Ulazna frekvencija se dovodi kao taktni impuls na pet redno vezanih D flip-flopova. Kolo D flip-flopa sa kašnjenjem od jedne periode taktnog impulsa prenosi signal sa ulaza na izlaz. U trenutku kada je na izlazima flip-flopova Q1, Q2, Q3 i Q4 (izlazi prva četiri flip-flopa u nizu) visok logički nivo četvoroulazno NI-kolo dovodi ulaz prvog D flip-flopa na nulu koja se u narednoj periodi taktnog impulsa prenosi na prvi D flip-flop, čime se D1 opet postavlja na visok logički nivo. Na ovaj način se kroz niz D flip-flopova dobija signal čija je frekvencija 5 puta manja od frekvencije ulaznog signala. On se dovodi na priključak za takt-impuls T flip-flopa koji polovi ovu frekvenciju tako da je izlazna frekvencija deset puta manja.

Dijagrami stanja signala kola su dati na slici 6, pri čemu je CLK_T taktni impuls T flip-flopa.

Sl. 6: Dijagrami stanja signala u kolu djelitelja sa 10

2.2. Selektor opsega

Šema selektora opsega data je na slici 7.

Sl.7: Šema selektora opsega

Funkcija ovog sklopa je da za odabrani opseg, tj. pritisnut taster 1-4, prikaže preko svijetljenja dioda koji opseg je odabran, pri čemu LED1 svijetli ukoliko je odabran opseg 1: 1Hz-100Hz , LED2 za opseg 2: 100Hz-1kHz, LED3 za opseg 3: 1kHz-10kHz i LED4 za opseg 10kHz-100kHz. Pored indikacije odabranog opsega, ovim sklopom se odabira i vremenska baza za pojedine opsege. Tako je za opseg 1 vremenska baza Fin1=0.5Hz, opseg 2: Fin2=5Hz, opseg 3: Fin3=50Hz i za opseg 4: Fin4=500Hz.

Prije odabiranja nekog opsega kada je na svim ulazima JK flip-flopova nula izlazna frekvencija Fout je nula. Ovo, kao i sljedeća razmatranja, slijedi iz analize šeme znajući karakterističnu jednačinu JK flip-flopa:

gdje je Q izlaz u trenutku tk a Q+

u trenutku tk+1. Ako je Fout nula onda je BCD brojač resetovan, a prvi registar kome je ona taktni impuls

onemogućen (disabled) tako da je displej ugašen. Ako je pritisnut neki taster Fout je frekvencija koja odgovara tom opsegu, kako je već

pomenuto. Pritiskom drugog tastera, prikazuje se frekvencija tog opsega i ona ostaje na displeju sve do ponovnog pritiska nekog tastera.

2.3. BCD brojač

Šema BCD brojača je data na slici 8. BCD brojač je konstruisan uz pomoć kola 7468 koje se nalazi u Max Altera biblioteci (vidjeti Dodatak 1). Nizak logički nivo izlazne frekvencije iz selektora opsega Fout resetuje izlaz BCD brojača, pa se brojanje obavlja u poluperiodi vremenske baze. Redno vezani D flip-flopovi čiji takt impuls je cifra MSB BCD broja – BCD_7 za prvi D flip-flop i invertovana BCD_7 za drugi flip-flop, služe za detekciju prenosa (overflow) tj. izlaza iz dozvoljenog opsega. Ova veza u suštini detektuje prelaz sa visokog logičkog nivoa na nizak logički nivo, ili opadajuću ivicu, jer BCD_7 će promijeniti stanje sa 1 na 0 jedino u slučaju prenosa.

Sl. 8: BCD brojač

2.4. Registri

Registri su konstruisani kao dva niza D flip-flopova pri čemu je taktni impuls drugog reda flip-flopova invertovani taktni impuls prvog reda flip-flopova (slika 9). Taktni impuls prvog registra je izlazna frekvencija Fout selektora opsega koja ima vrijednost 0.5Hz, 5Hz, 50Hz ili 500Hz, dok je taktni impuls drugog registra fiksirana vrijednost od 5Hz odabrana tako da se uspori (osim u prvom slučaju Fout) prenošenje ulaznih vrijednosti na izlaz.

Sl.9: Struktura registara

Izlaz OutOverflow iz drugog registra se invertuje i vodi na BCD u 7-segmentni pretvarač. 2.5. Izbor cifre

Prema projektnim zahtjevima na istih osam izlaza se dovode signali za upravljanje cifrom niže i cifrom više vrijednosti na dvocifrenom displeju. PNP tranzistori T1 i T2 rade u prekidačkom režimu rada sa signalom frekvencije 50Hz na bazi, tj. sa frekvencijom osvjetljavanja displeja od 50Hz. Signali koji se dovode na baze tranzistora nalaze se u opoziciji. T1, na šemi TranzistorH, određuje kada će se na izlazima naći binarni zapis cifre više vrijednosti, dok tranzistor T2, na šemi TranzistorL, određuje kada će se na izlazima naći binarni zapis cifre niže vrijednosti.

Šema sklopa je data na slici 10:

Sl.10: Šema kola za izbor cifre

Kontrolni signal 0a-1b_select je signal na bazi tranzistora T2, ili invertovani signal na

bazi tranzistora T1. Sklop se sastoji iz četiri identična dijela koji sadrže ILI-kola čiji ulazi su dva dvoulazna I-kola. Ulazi jednog I- kola su bit niže BCD cifre (na pr. in0a) i invertovani kontrolni signal, dok su ulazi drugog I-kola odgovarajući bit više BCD cifre (na pr. in4b) i kontrolni signal. Na primjer, kada je nizak naponski nivo na bazi T1 (TranzistorH), onda je na T2 (TranzistorH) visok naponski nivo i on je isključen, 0a-1b_select je na visokom naponskom nivou pa se na izlaz propuštaju bitovi višr BCD cifre. 2.6. BCD u 7-segmentni pretvarač

Za ovaj dio kola iskorišćen je decoder 7447 iz Max Altera biblioteke (dodatak 2). Signal

OutOverflow iz drugog registra se invertovan dovodi na ulaz LTN dekodera. Kada nema prenosa LTN=1 (LTN=H) i na izlazu se dobijaju vrijednosti naznačene u tabeli istine u dodatku. Ukoliko ima prenosa LTN=0 i svi izlazi iz dekodera su na logičkoj nuli, pa je displej ugašen. 2.7. Displej

Displej je dvocifremeni, tako da je vrijednost prikazana na njemu vrijednost frekvencije mjerene za prvi opseg, za drugi opseg se pročitana vrijednost množi faktorom 10, za treći opseg faktorom 100 a za četvrti faktorom 1000, kako je pokazano na blok dijagramu kola sl. 11.

2.8. Rezultati simulacije

Blok dijagram kola i rezultati simulacije kola nakon dodjeljivanja pinova čipa EPF8452ALC84 prema projektnom zahtjevu su dati na slikama 11 i 12:

Sl. 11: Blok dijagram kola

Sl.12 : Rezultati simulacije (odabran je opseg 4)

Opcija Compiler/rpt Max Altere omogućava prikaz odabranih pinova i iskorišćenosti FPGA čipa:

** DEVICE SUMMARY **

Chip/ Input Output Bidir LCs

POF Device Pins Pins Pins LCs % Utilized

f-metar EPF8452ALC84-3 6 14 0 115 34 %

User Pins: 6 14 0

** PIN/LOCATION/CHIP ASSIGNMENTS **

Actual

User Assignments

Assignments (if different) Node Name

f-metar@62 A

f-metar@60 B

f-metar@64 C

f-metar@51 CLK

f-metar@65 D

f-metar@66 DOT

f-metar@67 E

f-metar@63 F

f-metar@4 Fin

f-metar@61 G

f-metar@40 led_x_1

f-metar@41 led_x_10

f-metar@42 led_x_100

f-metar@43 led_x_1000

f-metar@3 opseg1

f-metar@1 opseg2

f-metar@83 opseg3

f-metar@81 opseg4

f-metar@72 TranzistorH

f-metar@70 TranzistorL

Total dedicated input pins used: 0/4 ( 0%)

Total I/O pins used: 22/64 ( 34%)

Total logic cells used: 115/336 ( 34%)

Average fan-in: 1.80/4 ( 45%)

Total fan-in: 207/1344 ( 15%)

Total input pins required: 6

Total input I/O cell registers required: 0

Total output pins required: 14

Total output I/O cell registers required: 0

Total buried I/O cell registers required: 0

Total bidirectional pins required: 0

Total reserved pins required 2

Total logic cells required: 115

Total flipflops required: 90

Total logic cells in carry chains: 0

Total number of carry chains: 0

Total logic cells in cascade chains: 0

Total number of cascade chains: 0

3. Rezultati implementacije i prikaz greške

3.1. Prikaz eksperimentalne pločice

3.2. Demonstracija izmjerene i tačne vrijednosti

Prikazi izmjerene i tačne vrijednosti, pri čemu je za tačnu vrijednost uzimana vrijednost očitavana na generatoru funkcija TTi, za sve opsege dati su na slikama 14 i 15 respektivno.

Sl. 14: Opsezi 1 i 2

Sl.15: Opsezi 3 i 4

3.3. Greška mjerenja

Uopšte, greške kod elektronskih mjerača frekvencije su greška vremenske baze, tj. razlika nominalne i stvarne vrijednosti vremenske baze, i greška nastala usljed ±1 odstupanja izbrojenih impulsa u jedinici vremena koja se pokazuje na bitu najmanje vrijednosti, odnosno na najnižoj cifri displeja.

Grafici apsolutne vrijednosti relativne greške u zavisnosti od mjerene frekvencije dati su na sljedećim slikama:

Greska za prvi opseg

0

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

10 20 30 40 50 60 70 80 90

frekvencija(Hz)

Ap

so

lutn

a v

r. r

ela

tiv

ne

gre

sk

e (

%)

Greska za drugi opseg

0

0.2

0.4

0.6

0.8

1

100 200 300 400 500 600 700 800 900

frekvencija(Hz)

Ap

so

lutn

a v

r. r

ela

tivn

e

gre

ske

Greska za treci opseg

0

0.2

0.4

0.6

0.8

1

1 2 3 4 5 6 7 8 9

frekvencija(kHz)

Ap

so

lutn

a v

r. r

ela

tivn

e

gre

ske

Greska za cetvrti opseg

0

0.1

0.2

0.3

0.4

0.5

0.6

10 20 30 40 50 60 70 80 90

frekvencija(kHz)

Ap

so

lutn

a v

r. r

ela

tivn

e

gre

ske (

%)

4. Dodatak 1: 7468 BCD brojač

5.Dodatak 2: 7447 dekoder

6. Bibliography

1. Fundamentals of the Electronic Counters, Hewlett Pacard Application Note 200,

Electronic Counter Series

2. Radovan Stojanović, VHDL praktikum na CD-u, 2005

3. http://www.cs.umanitoba.ca/~cs223/L01/flip-flop.pdf