UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOSFACULTAD DE INGENIERIA ELECTRONICA

LABORATORIO DE CIRCUITOS DIGITALES IIINFORMEPREVIO Nº7

ANALISIS Y SINTESIS DE CIRCUITOS LOGICOS SECUENCIALES

CUESTONARIO PREVIO:1. Analice teóricamente los circuitos mostrados en la figuras y el del problema.

a) Análisis de circuitos secuenciales síncronos.MAQUINAS DE MEALYAnalice en forma teórica el siguiente circuito:

Obtener: Las ecuaciones lógicas de la entradas

D1= y1 x+ y2 x

D2= y1 x

Las ecuaciones lógicas del próximo estado: las próximas salidas de los flip-flops Q(t+1)

La ecuación característica del FF tipo D:

Q ( t+1 )=D

Por lo tanto: Para el Y1: Y 1= y1 x+ y2 x

Para el Y2:Y 2= y1 x

La función lógica de salida del sistema

z=x . y 2 . y1

La tabla de transiciones o de estados codificada.

y1 y2 / x 0 100 00/0 01/001 00/0 11/011 00/0 10/010 00/1 10/0

Luego hacemos A=00, B=01, C=11, D=10

0 1A A/0 B/0B A/0 D/0C A/0 C/0D A/1 C/0

Representar el diagrama de estados o grafo de comportamiento del sistema a partir de la tabla de estados.

Máquinas de Moore Analice el siguiente circuito:

Obtener: Las ecuaciones lógicas de la entradas:

Para el primer FF tipo D:

D1=x . y1. y3+ x . y2 . y3

Para el segundo FF tipo D:

D2=x . y1. y3+ y1. y2

Para el tercer FF tipo D:

D3=x . y1 y2 . y3

Las ecuaciones lógicas para los siguientes estados: las próximas salidas flip-flops Q(t+1).

La ecuación característica del FF tipo D:

Q ( t+1 )=D

Por lo tanto: Para el Y1: Y 1=x . y1. y3+ x . y2 . y3

Para el Y2:Y 2=x . y1. y3+ y1. y2

Para el Y3:Y 3=x . y1 y2 . y3

La función lógica de la salida :

z= y 1 . y 2 . y 3

La tabla de estados o de estados codificada:

y1 y2 y3/x 0 1 Z000 010 110 0001 010 010 1010 000 110 0011 000 000 0100 001 000 0101 000 000 0110 000 100 0111 000 000 0

0 1 ZA C G 0B C C 1C A G 0D A A 0E B A 0F A A 0G A E 0H A A 0

Aplicando reducción de estados

Ahora hacemos que:

A'=AC ; B'=B;C '=DFH ;D'=E ; E'=G .

Hacer el diagrama de estados a partir de la tabla de estados generada.

\x 0 1 z

A’ A’ E’ 0B’ A’ A’ 1C’ A’ A’ 0D’ B’ A’ 0E’ A’ D’ 0

2. Síntesis de circuitos secuenciales síncronos.a. “Se quiere diseñar un circuito secuencial síncrono que proporcione a su salida un

nivel alto cada vez que en su línea de entrada se presente la secuencia 101”. Utilice Flip Flop tipo JK.

Diagrama de Estados:

Tabla de Estados:

X 0 1

A A / 0 B / 0

B C / 0 A / 0

C A / 0 A / 1

Hacemos: A = 00, B = 01, C = 11

X 0 1

00 00 / 0 01 / 0

01 11 / 0 00 / 0

11 00 / 0 00 / 1

Circuito Combinacional 1:

y1 y2 X 0 1

00 0 0

01 1 0

11 d d

10 d d

J1=X ∙ y2

y1 y2 X 0 1

00 d d

01 d d

11 1 1

10 d d

K1=1

Circuito Combinacional 2

y1 y2 X 0 1

00 1 0

01 d d

11 d d

10 d d

J2=X

y1 y2 X 0 1

00 d d

01 0 1

11 1 1

10 d d

K2=X+ y1

3. Simulación de los circuitos secuenciales síncronos.

Compruebe los resultados de los análisis anteriores por medio de un simulador (Proteus) u otro.

Para la Maquina Moore se obtuvo la siguiente simulación:

Para la Maquina Mealy se obtuvo la siguiente simulación:

Para el problema de diseño, se obtuvo el siguiente circuito: