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Electrónica Digital. 2º I.T.T.

Sistemas lógicos combinacionales (I)

Ramón Gallardo Caballero

TEMA 3 SISTEMAS LÓGICOS COMBINACIONALES. 3.1 Sistemas combinacionales.

3.1.1 Formas de representación. 3.1.1.1 Tabla de verdad (Representación en extenso). 3.1.1.2 Representación en intenso. 3.1.1.3 Implementación electrónica de suma de productos y productos de suma 3.1.1.4 Correspondencia entre tablas de verdad y funciones lógicas. 3.1.1.5 Formas estándar o canónicas. 3.1.1.6 Notación decimal.

3.1.2 Simplificación mediante el álgebra de Boole. 3.1.3 Implementación de puertas lógicas mediante puertas NAND. 3.1.4 Diseño e implementación de circuitos lógicos. 3.1.5 Cronogramas de circuitos lógicos.

3.2 Simplificación de funciones lógicas mediante diagramas de Karnaugh. 3.2.1 Diagramas de Karnaugh. 3.2.2 Determinación de la suma de productos mínima. 3.2.3 Mapas de Karnaugh de 5 variables. 3.2.4 Otros métodos de simplificación.

3.3 Funciones incompletamente especificadas. 3.4 Multifunciones. 3.5 Circuitos combinacionales MSI.

3.5.1 Decodificadores. 3.5.1.1 El decodificador 7442. 3.5.1.2 Visualizadores de 7 segmentos. 3.5.1.3 Decodificador – controlador BCD a 7 segmentos.

3.5.2 Codificadores. 3.5.2.1 El codificador 74147.

3.5.3 Multiplexores (Selectores de dato). 3.5.3.1 El multiplexor como módulo lógico.

3.5.4 Demultiplexores. 3.5.5 Convertidores de código. 3.5.6 Comparadores.

3.6 Circuitos aritméticos y unidades de lógica aritmética. 3.6.1 Circuitos aritméticos.

3.6.1.1 Semisumador. 3.6.1.2 Sumador completo (Full Adder). 3.6.1.3 Sumadores binarios en paralelo.

3.6.2 Unidades aritmético – lógicas. 3.6.2.1 ALU 74181.


Sistemas lógicos combinacionales (II)


3.1 – Sistemas combinacionales Cuando se conectan puertas lógicas entre sí, con el fin de generar una salida específica para determinadas combinaciones de las señales de entrada sin que tengamos elementos de almacenamiento, el circuito electrónico resultante se califica como sistema combinacional. 3.1.1 – Formas de Representación 3.1.1.1 – Tabla de verdad Se utiliza para describir un sistema en el que tenemos especificada la salida que corresponde a cada posible configuración de los literales de entrada. Dadas n variables de entrada el número de combinaciones distintas que podrán darse será 2n. En la tabla de verdad es vital conocer el orden de prioridad de las variables de entrada al sistema y no variarlo en las sucesivas operaciones que se lleven a cabo.

► Estructura de una tabla de verdad. 3.1.1.2 – Representaciones en intenso Proporcionan una relación algebraica entre los literales.

A) Suma de productos de literales (SOP): F(x, y, z) = xyz + x y z + x y z B) Productos de sumas de literales (POS): F(x, y, z) = (x + y + z) (x + y + z) ( x + y + z)

A) En una SOP cada sumando se denomina minterm (mintermino).

• Un mintermino, es un producto de variables de entrada que hace uno la función lógica. • Cada mintérmino se nombra mediante el valor decimal que representa:

o “xyz” = 111, “ x y z” = 001 o F(x, y, z) = xyz + x y z + x y z = 111 + 001+ 100 = m7 + m1 + m4

B) En un POS cada producto se denomina maxterm (maxtermino).

• Un maxtermino es una suma de literales de entrada que debe hacer cero la salida del sistema.

• Un maxtermino se nombra mediante el número que representa sus sumandos complementados.

o ( ) 432143213 ,,, xxxxxxxxM +++= : Donde los literales valen 1100 ⇒ 0011=3


Sistemas lógicos combinacionales (III)


3.1.1.3 – Implementación electrónica de suma de productos y productos de suma A) Suma de productos:

B) Producto de sumas:

3.1.1.4 - Correspondencia entre tablas de verdad y funciones lógicas. Sea la tabla de verdad:

x y z F Corresponde 0 0 0 0 M0 0 0 1 1 m1 0 1 0 1 m2 0 1 1 0 M3 1 0 0 1 m4 1 0 1 1 m5 1 1 0 0 M6 1 1 1 1 m7

Dado que un mintérmino hace uno la función y un maxtérmino hace cero la función, podemos expresar: f(x, y, z) = m1 + m2 + m4 + m5 + m7 f(x, y, z) = M0 · M3 · M6

Para expresar una función lógica en modo de tabla de verdad colocaremos un 1 lógico en las configuraciones de entrada asociadas a cada mintérmino presente en la función lógica, y rellenaremos con ceros el resto de las configuraciones. O, en caso de tener una F. L . expresada en maxtérminos colocaremos un cero para cada maxtérmino presente y rellenaremos con unos el resto de las posibles configuraciones.


Sistemas lógicos combinacionales (IV)


3.1.1.5 – Formas estándar o canónicas Una función lógica está en forma no estándar cuando la suma de productos que la expresa no tiene todos sus sumandos en forma de minterm completo, o igualmente la cuando el producto de sumas no tiene todos sus productos en forma de maxterm completo.

• Podemos pasar una suma de productos (SOP) en forma no estándar a forma estándar

haciendo uso de las reglas del Álgebra de Boole, fundamentalmente A + A = 1.

o Ejemplo: Convertir a forma estándar DCABBACBAf ++= . • Podemos pasar un producto de sumas (POS) a forma estándar haciendo uso de la regla del

Álgebra de Boole que dice A • A = 0 y de la ley de distributividad que dice que A + BC = (A + B)(A + C).

o Ejemplo: Convertir a forma estándar D)CBA)(BC)(BA(f +++++++= DC .

3.1.2 – Simplificación mediante el álgebra de Boole

Una expresión booleana simplificada emplea el menor número de puertas posible en la implementación de una determinada expresión.

La mejor forma de aprender es intentar muchos ejercicios, hace falta pericia… de momento. 3.1.3 – Implementación de puertas lógicas mediante puertas NAND. Para ahorrar costes, suelen realizarse las implementaciones de circuitos digitales con pocos tipos de puertas, las puertas más abundantes en un laboratorio de diseño suelen ser las NAND (NOR). Es importante saber expresar otras puertas básicas mediante puertas NAND… 3.1.4 – Diseño e implementación de circuitos lógicos Pasos a realizar:

1- Obtener la tabla de verdad a partir de las condiciones físicas de funcionamiento.

2- Deducir la ecuación de la función que se va a realizar a partir de la tabla de verdad.

3- Simplificar la ecuación obtenida.

4- Implementar con la tecnología adecuada buscando alguno o varios de los siguientes objetivos: Usar el menor número de puertas. Usar un solo tipo de puertas. Usar el menor número de pastillas integradas. Implementar el circuito más económico.


Sistemas lógicos combinacionales (V)


3.1.5 – Cronogramas de circuitos lógicos Un cronograma es una representación gráfica de las señales entrada - salida que pueden darse en un circuito combinacional. Por tanto es una alternativa utilizable para especificar un sistema. Ejemplo: Cronograma de una puerta NAND. Para implementar un sistema especificado mediante un cronograma, generamos tabla de verdad.

• Un cronograma no puede tener inconsistencias: Asignar dos salidas distintas a una misma entrada.

• Los valores no especificados pueden considerarse irrelevantes.

3.2 – Simplificación de funciones lógicas mediante diagramas de Karnaugh 3.2.1 – Diagramas de Karnaugh

• Un mapa de Karnaugh se usa para reducir expresiones booleanas a su mínima expresión.

o Generalmente obtendremos una implementación con menor número de puertas respecto de una simplificación “manual”, pero no siempre.

• Mapa de Karnaugh ↔ Tabla de verdad. Muestra valores de entrada y salida. • Cada celda representa un valor binario de entrada. • Se disponen de forma que la simplificación de una función lógica consiste en

agrupar celdas. o El concepto que subyace en el mapa de Karnugh es el intento de ubicar los unos o

ceros de forma que las celdas “adyacentes lógicamente” también lo estén físicamente en el diagrama.

• Pueden usarse con facilidad para funciones de 2, 3, 4, 5 y 6 variables. o Para tamaños mayores existe el conocido como método tabular de Quine-McClusky.

Estructura de los mapas de pocas variables: 2, 3 y 4… y celdas adyacentes. Rellenando el mapa…


Sistemas lógicos combinacionales (VI)


3.2.2 – Determinación de la suma de productos mínima Utilizando las configuraciones que hacen la salida 1 lógico:

1) Formamos lazos con el mayor número de unos posible, debiendo constar estos lazos de 1, 2, 4, 8, 16, …. Unos.

a. No valen lazos de 3, 6 ó 5, …

b. Si el lazo consta de un único uno no existirá simplificación.

2) Los lazos no tienen porqué ser disjuntos.

3) No se pueden formar lazos en diagonal.

4) Para la máxima simplificación, debe lograrse el menor número posible de lazos que contengan el mayor número de unos lógicos. Hasta tomar la totalidad de unos presentes en el diagrama de Karnaugh.

5) Cada lazo del diagrama representa un término de la ecuación simplificada, que se obtiene por suma lógica de términos. (SOP).

6) Cada término de la SOP se obtiene al tomar las variables comunes a todas las celdas del lazo.

Hay situaciones en las que existe más de una función mínima. 3.2.3 – Mapas de Karnaugh de 5 variables

Construcciones típicas, adyacencias:

Ventajas e inconvenientes.


Sistemas lógicos combinacionales (VII)


3.3 – Funciones lógicas incompletamente especificadas Se producen cuando en el planteamiento del problema detectamos que existen combinaciones de entrada que no se van a presentar o cuyo valor de salida no se especifica claramente.

Cada una de estas configuraciones da lugar a un término irrelevante (tanto en

tabla de verdad como en mapa de Karnaugh). Se denotan generalmente mediante el símbolo “X”. Al no estar definido el valor de salida que debe generar cada uno de estos

términos pueden tomarse indistintamente como “0” ó “1” con lo que ello implica a la hora de simplificar en un mapa de Karnaugh (Permiten obtener lazos más grandes).

Ejemplo: Diseñar un circuito combinacional que identifique la presencia de los

siguientes códigos BCD en su entrada: 1, 2, 5, 6 y 9.

Al ser BCD vamos a necesitar 4 bits de entrada,

Por el mismo motivo las combinaciones de 10 a 15 nunca van a presentarse

(X).

Usando mapas K obtendríamos:

Sin Irrelevantes

AB CD 00 01 11 10

00 1 1 01 1 1 11 10 1

DCBDCADCAF ++=

⇔ Muchas puertas

Con Irrelevantes

AB CD 00 01 11 10 00 1 1 01 1 1 11 X X X X 10 1 X X

DCDCF +=

⇔ Una sola puerta


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3.4 – Multifunciones

Se tiene una multifunción cuando el circuito lógico a diseñar debe proporcionar más de una función lógica (f1, f2, ...,fn) dependientes de las mismas variables lógicas de entrada.

Objetivo: Implementación del sistema con el menor número de puertas. Opciones:

Generar los mapas K de todas las funciones localizando lazos comunes entre los distintos mapas. Con ello podremos reducir el número de puertas lógicas utilizado

implementando dicho término una única vez (observando en todo momento las condiciones de Fan-Out de la puerta generadora).

Implementar en alguno de los casos expresiones NO mínimas para compartir posibles lazos de menor tamaño o términos individuales utilizados como tal, múltiples veces.

F1

AB CD 00 01 11 10

00 1 01 1 1 11 1 1 10 1 1

F2

AB CD 00 01 11 10 00 1 1 01 1 11 1 1 10 1 1

COMPARTIDO ( ac )

Opción 1: Compartimos “ac” DCACBAACF1 ++= DCACBAACF2 ++=

Opción 2: Implementación NO mínima por separado da más simplificación. DCBACBAACF1 ++= DCBADCAACF2 ++=

Compartido Obviamente podemos extenderlo a más de dos funciones.


Sistemas lógicos combinacionales (IX)

3.5 – Circuitos combinacionales MSI CLASES:

Comunicación o tratamiento de datos:

Decodificadores

Codificadores

Multiplexores

Demultiplexores

Convertidores de código

Funciones Aritmético – Lógicas

Sumadores

Restadores

Comparadores

ALU’s

3.5.1 – Decodificadores Usados para convertir información de tipo binario en otro tipo de información, digitalizada pero no binaria que emplean otros dispositivos (p. Ej. Visualizadores de 7 segmentos). N entradas ⇒ nº de salidas ≤ 2N Tipos:

Excitadores → ↑ I (Pueden alimentar bombillas o displays) No excitadores → Salida utilizable en circuitos de la misma familia.


Sistemas lógicos combinacionales (X)

(Continúa decodificadores…) DECODIFICADOR 7442 Tipo 4 a 10 líneas (4x10): Convierte de BCD a uno de los diez dígitos decimales

(0 a 9) activo a nivel bajo. Para indicar este hecho suele colocarse el círculo de negación típico en cada

salida. Es de tipo no excitador, por ello deberíamos usar buffer’s para encender bombillas

pequeñas. Patillaje del 7442

DECODIFICADOR 7442: BCD a Decimal. Tabla de verdad.

A3 A2 A1 A0 Q0 Q1 Q2 Q3 Q4 Q5 Q5 Q6 Q7 Q8 Q9 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

A partir del dígito 10 como veis se pone todo a 1 = Todo inactivo.


Sistemas lógicos combinacionales (XI)

(Continúa decodificadores…)

DECODIFICADOR 7447 Decodifica una entrada BCD y controla un display de 7 segmentos.

Encapsulado y patillaje del 7447 Salidas activas a nivel bajo (eso implica que al activarse es un sumidero de

corriente, recordad el funcionamiento de activación de LED’s). Entradas de control también activas a nivel bajo:

LT : Lamp Test. RBI: Ripple blanking input. BI/RBO: Blanking input / ripple blanking output.

Las salidas pueden controlar directamente un diplay de 7 segmentos en ánodo común. (Observar por tanto el caso de display cátodo común).

TABLA DE FUNCIONAMIENTO:

D C B A a b c d e f g 0 0 0 0 s s s s s s c 0 0 0 1 c s s c c c c 0 0 1 0 s s c s s c s 0 0 1 1 s s s s c c s 0 1 0 0 c s s c c s s 0 1 0 1 s c s s c s s 0 1 1 0 c c s s s s s 0 1 1 1 s s s c c c c 1 0 0 0 s s s s s s s 1 0 0 1 s s s c c s s

s = saturado. c = cortado.

FUNCIONAMIENTO DE LAS ENTRADAS DE CONTROL Y SUPRESIÓN DE CERO.


Sistemas lógicos combinacionales (XII)

(Continúa decodificadores…)

SUPRESIÓN DE CERO CON 7447 Se usa para eliminar la aparición de ceros innecesarios cuando se diseña con varios displays. Se hace uso de los terminales RBI (Entrada de borrado en cascada) y RBO (Salida

de borrado en cascada). FUNCIONAMIENTO:

Si en la entrada se tiene la configuración 0000 y RBI está a nivel bajo (Activa) no se activa ningún LED en salida, y RBO se pone a nivel bajo. (Observar conexionado y la diferencia existente con los ceros en posiciones decimales).

La activación del LED de punto decimal necesita de circuitería adicional.


Sistemas lógicos combinacionales (XIII)

3.5.2 – Codificadores Un codificador permite que se introduzca en una de sus entradas un nivel activo que representa un dígito y lo convierte en una salida codificada binaria (BCD, binario natural,...). N salidas ⇒ máximo 2N entradas. Tipos:

Con prioridad. Pueden activarse varias líneas de entrada al mismo tiempo, pero sólo se

presentará en salida la correspondiente al dígito decimal de entrada de mayor orden.

Sin prioridad. Sólo puede activarse una única línea de entrada en cada instante de

funcionamiento, en caso contrario se producirá un error en la salida. Ejemplo: Diseñar un codificador Decimal a BCD sin prioridad. CODIFICADOR 74147: Decimal → BCD Entradas activas a nivel BAJO. Líneas de 0 a 9. Salidas BCD activas a nivel BAJO.

Tabla de funcionamiento:

E1 E2 E3 E4 E5 E6 E7 E8 E9 A3 A2 A1 A0 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x x x x x 0 0 1 1 0 x x x x x x x 0 1 0 1 1 1 x x x x x x 0 1 1 1 0 0 0 x x x x x 0 1 1 1 1 0 0 1 x x x x 0 1 1 1 1 1 0 1 0 x x x 0 1 1 1 1 1 1 0 1 1 x x 0 1 1 1 1 1 1 1 1 0 0 x 0 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0

CODIFICADOR 74147: Octal → Binario


Sistemas lógicos combinacionales (XIV)

3.5.3 – Multiplexores Dispositivo que permite dirigir la información binaria procedente de diversas fuentes a una única línea, para ser transmitida a través de ella, a un destino común. Disponen de: Varias líneas de entrada de datos, una única de salida y entradas de selección; que habilitan el camino de uno de los terminales de entrada al de salida.

Símbolo y tabla de funcionamiento de un multiplexor de 4 entradas. Ejemplos de dispositivos integrados:

74157: 4 Multiplexores de 2 entradas. 74151: Multiplexor de 8 entradas (3 líneas de control).

EL MULTIPLEXOR COMO MÓDULO LÓGICO Un MUX puede utilizarse para implementar funciones lógicas, reemplazando con un solo chip gran cantidad de cableado e integrados. FUNCIONAMIENTO: Se conectan a las entradas de selección las variables de entrada del problema. Se conectan las entradas de dato a nivel H o L según convenga a la configuración

marcada por la entrada de selección. Cuando no disponemos de suficientes entradas de selección en un multiplexor para conectar con las entradas del problema aún podemos utilizarlos, estableciendo en las entradas de dato los valores adecuados correspondientes con ayuda de lógica adicional y en función de la variable que no conectamos a la entrada de selección. Ejemplo.


Sistemas lógicos combinacionales (XV)

3.5.4 – Demultiplexores Realiza la función opuesta al multiplexor: Toma datos de una línea y los distribuye a un determinado número de líneas de salida en función de la configuración de las líneas de selección. Posee:

N entradas de selección. M salidas. 1 entrada de datos.

De forma que 2N = M

Esquema de un

demultiplexor de 1 a 4 líneas.

Tipo 74156.

También podemos encontrar decodificadores utilizados como DEMUX:

Símbolo lógico del decodificador integrado tipo 74154 cuando se utiliza como DEMUX:

En esta configuración se usan las lineas de entrada como líneas de selección de datos y las de habilitación del dispositivo como línea de entrada de datos (&).


Sistemas lógicos combinacionales (XVI)

3.5.5 – Convertidores de código Su función es la de cambiar datos de un código binario determinado a otro. Suelen implementarse mediante dispositivos lógicos programables (PLD). Ejemplos de integrados:

74184 : PLD programado como convertidor BCD → Binario de 6 bits. 74185 : PLD programado como convertidor Binario → BCD de 6 bits.

74184 PARA LA CONVERSIÓN DE DOS DÍGITOS BCD A BINARIO

74185 PARA LA CONVERSIÓN DE OCHO BITS BINARIOS A BCD


Sistemas lógicos combinacionales (XVII)

3.5.6 – Comparadores Comparan 2 magnitudes binarias para determinar su relación. El comparador más básico determina si 2 números son iguales. Igualdad:

La puerta XOR se puede emplear como comparador básico de bits, ya que su salida es 1 si sus 2 bits de entrada son diferentes y 0 si son iguales.

Desigualdad:

Muchos comparadores poseen además del terminal de igualdad, dos terminales más de salida que indican cual de los números colocados a la entrada es mayor que el otro.

Ejemplos de integrados: 7485: Comparador de 4 bits.

Posee 3 entradas en cascada que permiten utilizar varios comparadores para comparar números binarios de más de 4 bits:

Se usa un comparador para los 4 bits menos significativos de los 2 números y se aplica su salida a la entrada en cascada del siguiente que compara los bits de mayor significación proporcionando el resultado final.

Símbolo lógico y diagrama de conexionado del 7485 para comparar 2 números de 8 bits.


Sistemas lógicos combinacionales (XVIII)

3.6 – Circuitos aritméticos y unidades de lógica aritmética 3.6.1.1 – Semisumador Dispositivo capaz de sumar 2 bits y dar como resultado la suma y el acarreo.

Diagrama lógico y tabla de verdad del dispositivo.

Acarreo 1 ⇔ A y B = 1 ⇒ C = A • B Suma 1 ⇔ A ≠ B ⇒ Σ = A⊕B

Implementación lógica. 3.6.1.2 – Sumador completo (FA) Acepta como entradas los dos bits a sumar y un acarreo de entrada, proporcionando a su salida la suma y el acarreo de salida.

Diagrama lógico y tabla de verdad del dispositivo.


Sistemas lógicos combinacionales (XIX)

(Continúa sumador completo …) Implementación del FA: Sumar 2 bits = operación XOR ⇒ 3 bits = aplicar una vez más la XOR al resultado.

Σ = (A ⊕ B) ⊕ Cin

Cout = 1 cuando las 2 entradas de la primera puerta XOR son 1 o cuando las 2 entradas de la segunda XOR son 1.

Condición que podemos detectar con 2 puertas AND en paralelo con las entradas y sumando lógicamente su resultado.

Circuito lógico del sumador completo, observar la presencia de 2 semisumadores. 3.6.1.3 – Sumadores binarios en paralelo Suma números de más de 1 bit con Cin ⇒ Uso varios FA.

Conexionado: El Cout resultado de la suma del bit de significación inmediatamente menor = Cin sumador siguiente.

Hacen falta tantos FA como bits tengan los números a sumar.

Ejemplos integrados: 7483 74283

Sumadores de 4 bits funcionalmente idénticos pero incompatibles a nivel de patillaje.

• Expansión de sumadores MSI…


Sistemas lógicos combinacionales (XX)

3.6.1.4 – Sumadores binarios serie

• Alternativa al sumador paralelo. • Usamos un solo FA

o Problemas: Necesidad de elementos de memoria. Necesidad reloj.

• Datos a sumar se introducen en modo serie. 3.6.2- Unidades aritmético – lógicas

• Pueden realizar operaciones de tipo aritmético o de tipo lógico según se configure.

• Usamos un solo chip.

• Hoy en día se implementan en FPGAs o PLDs y su implementación se reduce a la inclusión de una línea de texto en un archivo VHDL.

ALU 74181

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