trabajo práctico nro 2: mapeo – decodificación

UNIVERSIDAD TECNOLÓGICA NACIONAL

Técnicas Digitales II Año:2008

Trabajo Práctico Nro 2: Mapeo – Decodificación J.T.P. Ing. Steiner Guillermo.

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1

Trabajo Práctico Nro 2: Mapeo – Decodificación

Introducción

Estructura básica de buses (Arquitectura Von Newman)

Microprocesador

Memoria RAM (1)

Memoria ROM (2)

Dispositivos de I/O (3)

Bus de DirecciónBus de DatosBus de Control

Figura 1

Estructura básica con circuito decodificador El circuito decodificador nos permite proveer a las memorias y los dispositivos de I/O de una zona exclusiva del mapa de memoria del micro. Cualquier dispositivo que se conecte al microprocesador, debe disponer de una bus de direcciones menor al que provee el micro, de esta manera podemos, para un dispositivo dado, distinguir dos tipos de líneas de direccionamiento.

Líneas de direccionamiento externa, son las encargadas de diferenciar el dispositivo del resto (dispositivo 1, 2 o 3 de la Figura 2), de esta forma puedo tener varios en un sistema de buses y acceder a uno en especial por medio de estas líneas y un circuito decodificador.

Líneas de direccionamiento interno, son las que se conectan directamente al dispositivo Por ejemplo en caso del dispositivo 1 de la Figura 2, este grupo de líneas darán la posición interna del casillero a leer o escribir, estas líneas corresponden a la parte mas baja de la palabra de direccionamiento.

Circuitodecodificador

Microprocesador

Memoria RAM (1)

Memoria ROM (2)

Dispositivos de I/O (3)

Bus de DirecciónBus de DatosBus de Control CS

CS

CS

Figura 2





2

Circuito decodificador de dos memorias (Se omitieron bus de control y dato)

Microprocesador64K de

direccionamiento

RAM4K

ROM4K

A0-A11A12A13

A14A15

CS

CS

Memoria RAM

0 0 0 0 0 0 0 0Desde1 1 1 1 1 1 1 1Hasta

A0A11

1 1 1 10 0 0 0 000h

FFFh

Memoria ROM

0 0 0 0 0 0 0 0Desde1 1 1 1 1 1 1 1Hasta

A0

1 1 1 10 0 0 0 000h

FFFh

0 0 0 0A12A15

CS = 0

0 0 0 1A12A15

CS = 0

A11

Figura 3

En el circuito de la Figura 3 vemos que las líneas de direccionamiento interno correspondientes a los 12 bits menos significativos del total se comparten entre todos los dispositivos, la selección de una de las dos memorias la realiza las líneas externas a través de sendas compuertas OR de cuatro entradas. El mapa ampliado del circuito queda formado de la siguiente manera:

A15

Memoria RAM 0 0 0 0 0 0 0 0Desde1 1 1 1 1 1 1 1Hasta

A0A11

1 1 1 10 0 0 0 0000h

0FFFh

Memoria ROM 0 0 0 0 0 0 0 0Desde1 1 1 1 1 1 1 1Hasta 1 1 1 1

0 0 0 0 1000h1FFFh

0 0 0 00 0 0 00 0 0 10 0 0 1

Líneas de Mapeo Externa

Líneas de Mapeo Interna El microprocesador tendrá ubicada dentro de su mapa de direcciones las dos memorias en forma consecutivas.

0000h

1000h0FFFh

2000h1FFFh

Mapa de 64 Kbdel

microprocesador

RAM 4K

RAM 4K

ROM 4K

0000h

FFFFh

ROM 4K





3

Práctico de Aula Desarrollados

Ejercicio Nro 1 Se dispone de un microprocesador de 64Kb de direccionamiento, se desea implementar:

• 1 CI de memoria RAM de 8 Kb. • 1 CI de memoria RAM de 8 Kb. • 1 CI de memoria ROM de 16 Kb.

Partiendo desde la posición 0000h. Realizamos los mapas de Memoria Reducido y Ampliado con el circuito de decodificación. Mapa Reducido

Memoria RAM 8K

Memoria RAM 8K

0000h

2000h1FFFh

4000h3FFFh

FFFFh

Memoria ROM 16K

8000h7FFFh

Mapa Ampliado A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Direc. Disp

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00000 RAM 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 01FFF 8K

0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 02000 RAM0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 03FFF 8K

0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 04000 ROM0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 07FFF 16K





4

/CS

/RD

/WR

/CS

A13

A15

/CS

/RD

/WR

/RD

A14

/RD

/WR

/ME

MR

Q

U1A

74LS32/SO

1

23

U2A

74LS32/SO

1

23

U3A

74LS32/SO

1

23

U4A

74LS32/SO

1

23

U5A

74LS32/SO

1

23

U6A

74ABT04

1 2

U6A

74ABT04

1 2

U2A

74LS32/SO

1

23

U2A

74LS32/SO

1

23

RAM 8Kb

RAM 8Kb

ROM 16Kb

uP

A0-A15

A0-A12

A0-A12

A0-A13

D0-D7

Ejercicio Nro 2 Se posee un microprocesador de 8088 configurado en modo mínimo y 2 chips de memorias RAM de 8Kb con las cuales se desea conformar un banco de 16Kb que comience en la posición 00000h del mapa de memoria Realizamos los mapas de Memoria Reducido y Ampliado con el circuito de decodificación. Mapa Reducido

00000h

02000h01FFFh

04000h03FFFh

FFFFFh

Memoria RAM 8K

Memoria RAM 8K

Mapa Ampliado A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Direc. Disp 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00000 RAM 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 01FFF 8K

0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 02000 RAM 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 03FFF 8K





5

OE

1LE

11

D1

3Q

12

D2

4Q

25

D3

7Q

36

D4

8Q

49

D5

13Q

512

D6

14Q

615

D7

17Q

716

D8

18Q

819

VC

C20

GN

D10

74LS373

U?

NC

1

A12

2

A7

3A

64

A5

5A

46

A3

7A

28

A1

9A

010

DQ

011

DQ

112

DQ

213

GN

D14

DQ

315

DQ

416

DQ

517

DQ

618

DQ

719

CE1

20

A10

21

OE

22

A11

23A

924

A8

25

CE2

26W

E27

VD

D28

Ram

8K

U?

OE

1LE

11

D1

3Q

12

D2

4Q

25

D3

7Q

36

D4

8Q

49

D5

13Q

512

D6

14Q

615

D7

17Q

716

D8

18Q

819

VC

C20

GN

D10

74LS373

U?

HO

LD30

AD

313

A15

22

A9

7

AD

412

AD

214

A10

6

AD

511

A16 / S3

23A

17 / S424

AD

115

SS027

A19 / S6

26A

18 / S525

Vcc

21

GN

D20

CLK

19

INTR

18

RD

29

NM

I17

AD

016

RESET

40

WR

32

A14

2A

133

A12

4A

115

AD

79

A8

8

IO/M

33D

T/R34

ALE

36D

EN35

INTA

37

TEST38

REA

DY

39

GN

D1

MN

I/MX

28A

D6

10

HLD

A31

8088

U?

OE

19T/R

1

A1

3B

117

A2

4B

216

A3

5B

315

A4

6B

414

A5

7B

513

A6

8B

612

A7

9B

711

A0

2B

018

VC

C20

GN

D10

74LS245

U?O

E11

A1

2A

24

A3

6A

48

Y4

12Y

314

Y2

16Y

118

Y8

3Y

75

Y6

7Y

59

GN

D10

A5

11A

613

A7

15A

817

OE2

19V

CC

20

74S244

U?

A1

B2

C3

OE2A

4O

E2B5

OE1

6

Y7

7G

ND

8Y

69

Y5

10Y

411

Y3

12Y

213

Y1

14Y

015

VC

C16

74LS138

U?

456

74LS32

U?B

123

74LS32

U?A

9108

74LS32

U?C

121311

74LS32

U?D

NC

1

A12

2

A7

3A

64

A5

5A

46

A3

7A

28

A1

9A

010

DQ

011

DQ

112

DQ

213

GN

D14

DQ

315

DQ

416

DQ

517

DQ

618

DQ

719

CE1

20

A10

21

OE

22

A11

23A

924

A8

25

CE2

26W

E27

VD

D28

Ram

8K

U?

VC

C

VC

C

VC

C

VC

C

VC

C

VC

C

VC

C

Circuito de D

ecodificación Externa

A13

A14

A15

A16

A17

A18

A19

02000H a 03FFFH

00000H a 01FFFH





6

Práctico de Aula a Desarrollar Se deberán usar siempre para la decodificación integrados comerciales de la serie 74LSXXX.

Ejercicio Nro 1 Se desea conectar a un microprocesador de 64Kb de direccionamiento, dos memorias una de 4Kb cuya dirección de inicio es 3000h y otra de 2Kb, en la dirección A000h La decodificación deberá ser completa (sin imágenes).

a) Realizar el mapa ampliado y reducido, señalando las líneas de decodificación externas e internas. b) Realizar el circuito decodificador completo.

Ejercicio Nro 2 Se desea conectar un microprocesador con un campo de direccionamiento de 64Kb:

• Una banco de memoria ROM de 16Kb formado por CI de 4Kb en la parte baja (a partir de 0000h). • Una memoria RAM de 24Kb formada por un CI de 16Kb y un CI de 8 Kb en la parte más alta (hasta

FFFFh). Se deberá utilizar un CI 78LS139 para el mapeo de los dos bancos. La decodificación deberá ser completa (sin imágenes).

a) Realizar el mapa ampliado y reducido, señalando las líneas de decodificación externas e internas. b) Realizar el circuito decodificador completo.

Ejercicio Nro 3 Se dispone del siguiente circuito de decodificación de cuatro memorias.

CS

CS

CS

CS

1

23

74LS00

U?A

56

4

74LS00

U?B

1

23

74LS32

U?A

4

56

74LS32

U?B1 2

74LS04

U?A

3 4

74LS04

U?B

1

2

3

4

A10A11A12A13A14A15

D0-D7

a) Realizar el mapa reducido y ampliado de cada memoria, con sus correspondientes imágenes. b) Analizar cual será el máximo tamaño de cada bloque de memoria. c) Se deberá modificar el circuito para eliminar las superposiciones, para lo cual únicamente se podrán

eliminar las imágenes, pero nunca modificar las posiciones de los dispositivos en el mapa.





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Ejercicio Nro 4 Se posee un microprocesador de 8088 configurado en modo mínimo, chips de memorias RAM de 32Kb y 16Kb y ROM de 64Kb con los cuales se desea conformar los siguientes bancos:

• Un banco de memoria RAM de 80K con inicio en 00000h • Un banco de memoria ROM de 64K con final en FFFFFh

Además se desea mapear en I/O una PPI, la misma no tendrá una dirección fija, se podrá modificar dentro de 256 direcciones posibles modificables con un switch de 8 llaves, los bloques de memoria donde se podrán ubicar la PPI serán de la forma 0XX0h a 0XX3h donde XX son los 8 bits modificables (de 00h a FFh) La decodificación deberá ser completa (sin imágenes).

a) Realizar el mapa ampliado y reducido, señalando las líneas de decodificación externas e internas. c) Realizar el circuito decodificador completo.

trabajo práctico nro 2: mapeo – decodificación

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