tim penyusunrobby_kurniawan.staff.gunadarma.ac.id/downloads/files/... · inverter. untuk membangun...
TRANSCRIPT
MODUL KURSUS DESAIN CHIP
“Desain Layout Analog”
Di Susun Oleh :
TIM PENYUSUN
PUSAT STUDI MIKROELEKTRONIKA DAN PENGOLAHAN CITRA
UNIVERSITAS GUNADARMA
2018
ii
Kata Pengantar
Dengan memuji dan mengucap syukur kepada Allah SWT, yang telah memberikan karunia
kekuatan dan kesabaran kepada Penulis untuk menyelesaikan salah satu seri pembuatan modul
yaitu Pelatihan Desain Chip “Layout Analog”. Modul ini merupakan panduan dalam pelaksanaan
kursus, yang disusun sebagai materi persiapan bagi mahasiswa peserta kursus sebelum setiap
pertemuan akan dimulai. Modul Pelatihan Desain Chip “Layout Analog” terdiri dari 8 bab dengan
materi:
1. Pendahuluan
2. Pengenalan Software Mentor Graphics
3. Desain Layout Analog
4. Dasar Aturan Desain Layout
5. Desain Layout Lanjut
6. Verifikasi IC
7. Finishing
8. Pabrikasi
Secara umum, materi pada setiap pertemuan akan menerangkan konsep atau teori
mengenai topik yang akan dibahas, dan menjelaskan secara garis besar langkah yang diperlukan
untuk mendisain sebuah chip untuk sirkuit analog menggunakan perangkat lunak mentor graphics
yang mendukung pembahasan topik dalam materi tersebut.
Setiap peserta kursus sangat diharapkan untuk mempelajari dengan seksama modul ini,
mengingat pemahaman yang baik atas materi ini akan sangat membantu pada waktu proses belajar
selama kegiatan kursus berlangsung.
Modul ini merupakan pengembangan dari modul sebelumnya yang berjudul Disain
Skematik, Layout dan Simulasi dengan Menggunakan Perangkat Lunak Mentor Graphics edisi 1
dan modul kursus “Skematik Analog”. Untuk itu, dalam mengikuti perkembangan teknologi
dimasa mendatang, maka modul ini akan direvisi terus menerus apabila diperlukan. Modul ini
disusun oleh Pusat Studi Mikroelektronika Dan Pengolahan Citra Universitas Gunadarma dengan
bantuan tim yang bekerja secara penuh, yaitu: Robby Kurniawan Harahap, SKom.,MT, Dr. Eri
Prasetyo Wibowo, Dr. Atit Pertiwi, dan Veronica Ernita Kristianti, ST.,MT.
Jakarta, 16 Februari 2018
Pusat Studi Mikroelektronika Dan Pengolahan Citra
Universitas Gunadarma
iii
Daftar Isi Kata Pengantar .............................................................................................................................................. ii
Daftar Isi ....................................................................................................................................................... iii
Bab 1. Pendahuluan ...................................................................................................................................... 6
1.1 Konsep Kerja CMOS ............................................................................................................................ 6
1.1.1 Struktur MOS ............................................................................................................................... 6
1.1.2 Complementary ........................................................................................................................... 7
1.2. Proses Disain IC CMOS ....................................................................................................................... 8
1.3. Metode Desain IC ............................................................................................................................. 10
1.4. Perangkat Lunak Desain IC CMOS .................................................................................................... 11
1.5. Library Teknologi / Proccess Design Kits ....................................................................................... 12
1.6. Pabrikasi IC CMOS ............................................................................................................................ 13
Bab 2. Pengenalan Mentor Graphics Software ........................................................................................... 16
2.1. Sistem Operasi Linux ........................................................................................................................ 16
2.2. Menjalankan software Mentor Graphics ......................................................................................... 19
D. Kegiatan .......................................................................................................................................... 19
D.1. Ekplorasi Opensuse ...................................................................................................................... 19
D.2. Menjalankan ICStudio .................................................................................................................. 21
D.3. Menjalankan Design Architech-IC................................................................................................ 22
D.4. Menjalankan ICStation ................................................................................................................ 23
Bab 3. Desain Layout Analog ....................................................................................................................... 25
3.1. Pengenalan ICStation Desain Layout ............................................................................................... 25
D.1. Bagian-Bagian ICStation ............................................................................................................... 25
D.2. Grid .............................................................................................................................................. 29
D.3. Select dan Unselect ..................................................................................................................... 29
D.5. Menu Object ................................................................................................................................ 30
3.2. Pengenalan Lapisan CMOS 0,35 ....................................................................................................... 30
3.3 Lapisan Penghubung / Penyambungan Lapisan ............................................................................... 34
D1. Latihan Pengenalan Metal ............................................................................................................ 37
D2. Latihan Menghubungkan Lapisan ................................................................................................. 38
3.4. Desain Layout CMOS ........................................................................................................................ 39
iv
3.4.1.CMOS ......................................................................................................................................... 39
3.4.1. Teknik Pembuatan Komponen .................................................................................................. 40
3.4.3. Teknik Penyambungan Jalur ..................................................................................................... 49
3.4.4. Langkah-langkah Pembuatan layout CMOS .............................................................................. 50
D.1. Latihan CMOS .............................................................................................................................. 52
D.2. Latihan Teknik pembuatan komponen ........................................................................................ 53
Bab 4. Dasar Aturan Desain Layout ............................................................................................................. 55
4.1. Pengenalan Aturan (Rules) Desain Teknologi CMOS 0,35 ............................................................... 55
D.1 Latihan dasar Rules ....................................................................................................................... 59
4.2. Simulasi Layout ................................................................................................................................ 60
D.1. Simulasi Layout ............................................................................................................................ 60
8.3. Pembuatan Skema Rangkaian Uji ................................................................................................ 66
Bab 5. Desain Layout Lanjut ........................................................................................................................ 68
5.1. Desain Layout Gerbang Logika ......................................................................................................... 68
D.1. Layout Gerbang Logika ................................................................................................................ 70
5.2. Desain Layout Counter ..................................................................................................................... 71
D.1. Studi kasus Desain Counter ......................................................................................................... 71
D.2. Variasi rancangan layout untuk D Flip-Flop!................................................................................ 76
D.3. Variasi rangcangan layout untuk Latch! ...................................................................................... 77
5.3. Desain Layout Op-Amp .................................................................................................................... 77
D.1. Desain Layout Op-Amp ................................................................................................................ 78
5.4. Desain Layout Komparator .............................................................................................................. 79
D.1. Desain Layout Komparator .......................................................................................................... 79
Bab 6. Verifikasi IC....................................................................................................................................... 87
6.1. Pengenalan Verifikasi IC ................................................................................................................... 87
D.1. Tahap-tahap LVS .......................................................................................................................... 91
D2. Latihan Verifikasi IC ...................................................................................................................... 93
Bab 7. Finishing ........................................................................................................................................... 95
7.1 Pengenalan Finisihing IC ................................................................................................................... 95
D.1.Tahap-Tahap Floorplan ................................................................................................................. 95
D.2.Komponen PADS ........................................................................................................................... 96
D.3. latihan soc .................................................................................................................................... 99
v
Bab 8. Pabrikasi ......................................................................................................................................... 100
8.1. Proses Pabrikasi ............................................................................................................................. 100
D. Langkah-langkah Pabrikasi ........................................................................................................... 100
D.2. Latihan proses pabrikasi ............................................................................................................ 105
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 6
Bab 1. Pendahuluan
1.1 Konsep Kerja CMOS
1.1.1 Struktur MOS
Awal tahun 1962 gate semikonduktor terbuat dari aluminium dimana dikenal dengan nama
MOS (Metal Oxyde Semiconductor). Setiap MOS terdiri dari Source, Gate dan Drain. Struktur ini
bisa dilihat pada gambar 1.1. Untuk MOS tipe-P, source akan terhubung dengan sumber tegangan
positip atau Vcc dan drain akan terhubung dengan sumber tegangan 0 V atau ground. Sedangkan
untuk MOS tipe-N, source akan terhubung dengan sumber tegangan 0 V dan drain terhubung
dengan sumber tegangan positip atau Vcc [1] [2]. Gate berfungsi sebagai pengendali aliran
tegangan atau dengan kata lain sebagai pengendali switch.
Gambar 1. 1 Struktur MOS[1] [2].
Transistor MOS terdiri dari 2 jenis, pertama transistor MOS dengan tipe kanal-N disebut dengan
NMOS dan tipe kanal-P disebut dengan PMOS. Transistor MOS memiliki 4 pin atau terminal, diantaranya
adalah D sebagai drain, G sebagai gate, S sebagai source dan B sebagai bulk. Simbol Transistor Mos
dapat dilihat pada gambar 1.2.
Gambar 1. 2 Simbol Transistor MOS [1] [2].
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 7
1.1.2 Complementary
Transistor MOS atau CMOS dapat bekerja karena merupakan kombinasi dari transistor tipe-P
(PMOS) dan tipe-N(NMOS) yang masing-masing memiliki fungsi kerja yang berlawanan. Oleh
karena itu dapat dikatakan CMOS karena merupakan penggabungan atau kombinasi dari dua atau
lebih jenis transistor MOS yang disebut juga dengan komplementer. Gambar 1.5 mengilustrasikan
cara kerja Transistor MOS dengan gabungan dua jenis transistor MOS. Prinsip dasar dari
Transistor adalah saklar dan. Untuk transistor MOS dengan jenis PMOS akan aktif atau kondisi
ON ketika jaringan transistor PMOS tidak aktif, begitupula sebaliknya untuk NMOS. Maka
gambar 1.5 merupakan gambaran untuk jaringan CMOS [1] [2].
Gambar 1. 3 Jaringan CMOS [1] [2].
Bentuk rangkaian sederhana yang dapat menjelaskan cara kerja CMOS adalah rangakaian
Inverter. Untuk membangun Rangkaian inverter atau dalam simbol gerbang logika dasar disebut
dengan gerbang NOT menjadi rangakaian CMOS, maka terdiri dari dua transistor MOS PMOS
dan NMOS. Pola kerja dari rangakaian inverter dalam dua kondisi yaitu terbuka dan tertutup
seperti pada gambar 1.4. Berikut ini penjelasan dari dua kondisi tersebut:
1. Kondisi Tertutup, kondisi ini akan terjadi apabila logika teganggan masukkan (input) diberi
nilai 1, maka transistor NMOS akan tertutup dan transistor PMOS akan terbuka. Sehingga
nilai keluaran akan bernilai 0.
2. Kondisi Terbuka, kondisi ini akan terjadi apabila logika teganggan masukkan (input)
diberi nilai 0, maka transistor NMOS akan terbuka dan transistor PMOS akan tertutup.
Sehingga nilai keluaran akan bernilai 1.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 8
Gambar 1.4. Rangkaian inverter dari CMOS[1] [2].
1.2. Proses Disain IC CMOS
Dalam mendesain IC CMOS terdapat 3 komponen utama pada proses desain. Ketiga
komponen tersebut adalah (1) Desain, (2) Perangkat Lunak Desain (Software EDA), (3) Library
Teknologi / Process Design Kits (PDK) dan (4) Metode. Gambar 1.5 akan memvisualisasikan
ketiga komponen ini dalam desain.
Gambar 1. 5 Empat Komponen Desain IC [1]
Terdapat beberapa tahap dalam mendesain IC CMOS, secara umum terdiri dari 5 tahapan
seperti pada gambar 1.6 merupakan hirarki dari desain VLSI untuk IC CMOS. Kelima tahap
tersebut adalah dimulai dari (1) ide desain yang akan dibuat, kemudian proses (2) menuangkan
kedalam software desain IC berupa skematik atau disebut desain front-end. Tahap selanjutnya
dilanjutkan dengan (3) membuat layout dan melakukan (4) verifikasi terhadap layout tersebut.
Terakhir merupakan tahap yang tidak dilakukan oleh pendesain atau user yaitu proses pabrikasi
untuk mencetak IC.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 9
Gambar 1.6 Hirarki Alur Konsep Desain CMOS [1] [2].
Pertama diawali dari sebuah ide atau rencana dapat dituangkan ke dalam bentuk gambar pada
kertas atau pun gambar secara elektronik seperti menggunakan perangkat lunak untuk membuat
blok diagram.
Kedua, tahap Front-End Design, tahap ini ide kemudian diimplementasikan kedalam perangkat
lunak desain elektrorik atau CAD / EDA, seperti Mentor Graphics, Cadence, Synopsis dan lainnya.
Tahap ini terdiri dari pembuatan logika / skematik, simulasi dan uji generasi vector.
Ketiga, tahap physical layout, tahap ini membuat layout untuk bentuk fisik yang nantinya akan
menjadi gambar berupa layout untuk ditanamkan pada sebuah IC. Pada tahap pembuatan layout
berdasarkan material atau bahan yang disesuaikan dengan teknologi CMOS. Pada layout
Implementasi logika berupa skematik ke bentuk fisik disesuaikan dengan ukuran teknologi CMOS.
Ukuran teknologi CMOS sangatlah kecil mikrometer-nanometer (μm-nm). Pembahsan lebih lanjut
mengenai Layout akan dibahas pada bab 3 buku ini.
Keempat, tahap verifikasi yang merupakan proses untuk menguji layout yang telah dibuat. Proses
pengujian dilakukan dengan menguji layout dengan design rule teknologi CMOS, pengujian ini
disebut dengan Design Rules Check (DRC). Selain DRC pengujian layout dilakukan dengan
membandingkan layout dengan skematik disebut Layout Versus Schematic (LVS). Penjelasan
lebih lanjut menegenai verifikasi IC dapat dilihat pada bab 4 buku ini
Kelima, tahap pabrikasi untuk memperoses layout menjadi bentuk IC /CHIP. Tahap ini menjadi
tahap terakhir dari desain IC CMOS. Layout yang telah diverifikasi akan dikonversi menjadi file
database yang siap untuk dipabrikasi dengan format GDSII.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 10
Secara Khusus tahap dalam Desain VLSI / IC CMOS merupakan tahap yang terdiri dari pembuatan
skematik dan layout. Gambar 1.7 akan menjelaskan secara detail tahap-tahap yang dilalui ketika
mendesain IC CMOS. Dari penjelasan di atas telah dijelaskan konsep desain IC CMOS. Pada
prakteknya terdapat beberapa perbedaan tahap dari konsep yang telah dijelaskan di atas. Perbedaan
tersebut dikarenakan beberapa faktor atau kendala-kendala seperti keterbatasan layout dan
penggunaan teknologi.
Gambar 1. 7 Alur Desain IC Lengkap[1] [4].
1.3. Metode Desain IC
Metode desain IC didasarkan dari dua jenis desain elektronika, yaitu desain analog dan desain
digital. Desain analog IC pada implementasinya, desainer langsung menggunakan transistor untuk
mendesain rangakaian. Istilah desain langsung menggunakan transistor MOS disebut dengan
“primitive Design”. Sedangkan desain digital pada implementasinya, desainer tidak langsung
menggunakan transistor MOS dalam mendesain, melainkan menggunakan “standart Cell ” yang
telah disediakan oleh vendor teknologi cmos. Standart cell merupakan file-file yang berisi
gerbang-gerbang logika dan blok-blok rangkaian digital. Dalam Standart cell sudah berisi
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 11
skematik, simbol dan layout. Gambar 1.8 akan menjelaskan perbedaan dari desain IC analog dan
desain Digital.
Selain desain analog dan digital, desain IC juga dapat dilakukan dengan metode penggabungan
desain. Penggabungan desain analog dan digital merupakan desain penggabungan sinyal diantara
kedua jenis desain tersebut. Metode penggabungan ini disebut dengan “Analog Digital Mixed-
Signal ” (ADMS). Pada modul ini hanya menjelaskan desain IC CMOS dengan metode desain
analog.
Gambar 1.8 Alur Desain IC Lengkap[1]
1.4. Perangkat Lunak Desain IC CMOS
Software desain IC CMOS dalam beberapa sumber mengkategorikan ke dalam perangkat lunak
Computer Aided Design (CAD) dan ada pula yang mengkategorikan kedalam perangakat luna
Electronic Design Automation (EDA). Dalam dunia akademik Software Desain IC CMOS dikenal
dengan Perancangan Elektronika Berbantuan Komputer.
Perkembangan saat ini software desain IC CMOS proses desain skematik dan layout dapat
dilakukan oleh user. Sehingga user dapat dengan sendirinya membuat layout yang diinginkan
dengan menggunakan software desain IC CMOS. Kemudian proses mencetak kebentuk fisik
adalah proses yang dilakukan oleh pihak pabrik. Penggunaan Software desain IC dilakukan
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 12
dengan menggunakan library teknologi. Kedua unsur ini selalu berkaitan antara teknologi dan
software. Suatu software desain IC dapat menggunakan beberapa library teknologi.
Software desain IC CMOS dapat dibedakan menjadi 2 kategori berdasarkan tujuan tertentu untuk
mendesain yaitu komersil (commercial) dan non komersial. Software desain IC CMOS komersial
digunakan untuk tujuan menghasilkan produk untuk dijual dalam jumlah besar. Software ini
digunakan oleh perusahaan-perusahaan yang bisnisnya di perangkat elektronik, dari sisi harga
Software desain IC CMOS komersial ini sangatlah mahal. Sedangakan Software desain IC CMOS
non-komersial digunakan untuk tujuan edukasi, pengembangan dan penelitian.
Gambar 1.9 Logo Mentor Graphics
Mentor graphics adalah salah satu penyedia Software Desain CHIP. Vendor dengan Slogan “The
EDA Technology Leader”. Perusahaan yang bergerak di bidang pengembangan perangkat
elektronik dan penyedia software Desain VLSI. Beberapa produk software untuk desain
diantaranya “ICFLow & Pyxis” untuk desain IC dan “Calibre” untuk Verifikasi IC. Dapat
berjalan di sistem operasi windows dan linux. Untuk informasi lebih lengkap mengenai Mentor
Graphics anda dapat mengunjungi situs https://www.mentor.com/.
1.5. Library Teknologi / Proccess Design Kits
Diperlukan library teknologi untuk menunjang proses desain IC. Teknologi pada library yang
dimaksud adalah ukuran dari transistor yang digunakan untuk mendesain. Ukuran teknologi saat
ini mencapai ukuran nanometer(nm) dan akan terus semakin mengecil. Selain ukuran teknologi
CMOS juga diharapkan pada penggunaan atau konsumsi daya (power) yang semakin hemat.
Beberapa vendor atau perusahaan yang menyerdiakan library teknologi berlomba-lomba dalam
mengembangkan teknologi salah satu dari sisi ukuran dan konsumsi daya. Library teknologi yang
dikeluarkan atau produk dari vendor disebut juga dengan Process Design Kit (PDK). Masing-
masing vendor yang besar menyediakan beberapa versi untuk satu pdk. Sebagai contoh suatu
vendor mengeluarkan pdk ukuran 0,35μm dan dapat digunakan dibeberapa software desain IC.
FoundryPDK yang akan digunakan pada modul ini adalah Austria MicroSystem (AMS)
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 13
Gambar 1. 10 Logo AMS
Foundry yang menyediakan proses design kits (PDK) dengan nama HitKit (HK). AMS
mendukung desain IC menggunakan software Mentor Graphics dan Cadence. HitKit AMS saat ini
hadir dengan versi V.4 dengan beberapa variasi.
hitkit v4.14 untuk ukuran 0.18µm dengan code proses (aC18).
hitkit v4.11 untuk ukuran 0.18µm dengan code proses (C18,H18)
hitkit v4.10 untuk ukuran 0.35µm dengan code proses (C35,H35,S35)
Untuk susunan MOS yang digunakan pada teknologi AMS 0.35 μm adalah tampak seperti pada gambar
1.11. Terlihat bahwa susunan MOS mempunyai 4 metal, yaitu metal 1, metal 2, metal 3 dan metal 4 dan 2
polysilicon (poly), yaitu poly 1 dan poly 2. Untuk menghubungkan antara poly-metal,metalmetal dan poly-
poly digunakan via dan contact.
Gambar 1.11 Susunan MOS pada teknologi AMS 0.35 μm
1.6. Pabrikasi IC CMOS
Terdapat beberapa pabrik yang memproduksi IC CMOS untuk produksi skala kecil maupun skala
besar atau industry.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 14
Gambar 1. 12 Logo CMP
Pabrik IC yang terletak di negara perancis, berdiri sejak 1981. Jenis yang dapat diproduksi antara
lain IC, Photonic IC, dan MEMS. Teknologi yang dapat diproduksi antara lain CMOS, SiGe,
BiCMOS, HV-CMOS, SOI, MEMS, dan 3D-IC. Selain itu cmp menyediakan layanan penghubung
dengan vendor library teknologi bagi pengguna yang ingin menggunakan library teknology
(design kits). CMP bekerja sama dengan vendor-vendor teknologi atau foundry diantaranya AMS,
STMicroelectronics, dan MEMSCAP. Untuk Tekbologi CMOS dengan ukuran 0,35μm harga yang
ditawarkan 650€/m2. Informasi lebih lengkap dapat mengunjungi situs http://cmp.imag.fr/.
Silicon merupakan bahan utama untuk membuat IC. Silicon akan dibentuk menjadi lapisan
berbentuk “wafer”. Rangkaian IC CMOS yang diproduksi akan diletakkan pada lingkaran disebut
dengan “thin film”. Satu wafer terdiri dari banyak desain yang akan diproduksi, metode ini disebut
juga dengan “Shared Wafer cost”. Shared Wafer cost digunakan untuk produksi untuk prototipe
atau produksi skala kecil bukan untuk produksi masal. Gambar 1.13 akan memvisualisasikan
bentuk wafer dari CMP perancis
Gambar 1. 13 Pabrikasi dalam Wafer (cmp)
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 15
Gambar 1. 14 Packaging Layout Ke CHIP model DIL.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 16
Bab 2. Pengenalan Mentor Graphics Software
2.1. Sistem Operasi Linux
A. Tujuan : Untuk mempelajari, memahami dan mengeksplorasi sistem operasi linux
Opensuse 11.4.
B. Kemampuan : - Mampu mengoprasikan sistem operasi Opensuse 11.4
- Mampu mengenal organisasi file di sistem operasi Opensuse 11.4
C. Dasar Teori :
Organisasi File
Sistem file pada OpenSuse sama dengan sistem file distribusi Linux lainnya. Sistem file
dibentuk secara hirarki atau menyerupai pepohonan (tree). Dimulai dari direktori root yang
biasanya disimbolkan dengan “/”, kemudian dilanjutkan dengan sub direktori lainnya seperti
pada gambar 2.1.
Gambar 2.1 Hirarki Sistem File Linux
D. Kegiatan :
1. Masuk ke desktop dengan username dan password
2. Tampilan desktop Opensuse 11. 4 Versi KDE
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 17
3. Panel (Taskbar) desktop Opensuse 11. 4 Versi KDE
4. StartMenu desktop Opensuse 11. 4 Versi KDE
5. Terminal (Shell) desktop Opensuse 11. 4 Versi KDE
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 18
6. Dolphin (explorer) Opensuse 11. 4 Versi KDE
7. Okular (PDF) Opensuse 11. 4 Versi KDE
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 19
2.2. Menjalankan software Mentor Graphics
A. Tujuan : - Mempelajari dan memahami Perintah dasar Linux (CLI).
- Mempelajari dan memahami langkah-langkah menjalankan Mentor
Graphics.
B. Kemampuan : - Mampu Menjalankan perintah dasar CLI.
- Mampu menjalankan mentor graphics.
C. Teori :
Menjalankan software Mentor Graphics pada sistem operasi linux disesuaikan dengan
dasar sistem sistem operasi linux yaitu Command Line Interface (CLI) atau menjalankan
aktivitas sistem dengan perintah/instruksi seperti pada Command Prompt (CMD) pada
sistem operasi windows namun berbeda sintak perintah. Beberapa perintah dasar linux
diantaranya “ls”, “cd”, “exit”, “su”, dan “pwd”. Desain IC menggunakan software Mentor
Graphics yang disebut ICFlow, dimana terdiri dari tiga bagian utama software yaitu
ICStudio untuk manajemen desain, Design Architect-IC untuk mendesain Skematik dan
ICStation untuk desain Layout.
D. Kegiatan
D.1. Ekplorasi Opensuse
1. Akses OpenSuse menu.
2. Klik / buka icon Terminal.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 20
3. Ketikan perintah “ls” untuk menampilkan list file dan direktori.
4. Ketikan perintah “cd” untuk masuk ke dalam direktori dan ketikan “cd..” untuk keluar
direktori.
5. Ketikan perintah “su” untuk masuk ke dalam direktori root dan ketikan “exit” untuk keluar
direktori root.
6. Ketikan perintah “pwd” untuk mengetahui posisi direktori yang sedang diakses
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 21
D.2. Menjalankan ICStudio
1. Akses OpenSuse menu
2. Klik / buka icon Terminal
3. Ketikan perintah “su –l” untuk mengakses root
4. Ketikan perintah “./mg-source/ganti-mac-addr.sh”
5. Ketikan perintah “exit”
6. Ketikan perintah “lmgrd” untuk mengaktifkan lisensi
7. Memulai proyek dengan perintah “ams_icstudio –project nama_project –tech c35b4c3”
8. Akan tampil layar ICStudio.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 22
D.3. Menjalankan Design Architech-IC
1. Membuat library dengan klik “file>New>Library” atau klik kanan pada layar. Isikan
nama library “GerbangLogika”. Kemudian tekan tombol OK
2. Membuat Cell dengan klik “file>New>CellView”. Isikan Cell Name = Inverter dan
View Type = Schematic. Kemudian tekan tombol finish
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 23
3. Tampilan Layar skematik
D.4. Menjalankan ICStation
1. Membuat Cell dengan klik “file>New>CellView”. Isikan Cell Name = Inverter dan
View Type = Layout. Kemudian tekan tombol finish.
2. Akan tampil Layar layout
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 24
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 25
Bab 3. Desain Layout Analog
3.1. Pengenalan ICStation Desain Layout
A. Tujuan : Mempelajari dan mengeksplorasi ICStation
B. Kemampuan : Mampu mengoperasikan ICStation
C. Teori :
ICStation terdiri dari beberapa fungsi yaitu Full Custom, Automated, Verification, dan
Interfaces. Fungsi-fungsi tersebut terdapat dalam lingkuangan yang disebut dengan
Framework.Framework dari ICStation dapat dilihat pada gambar4 dan Tampilan ICStation
tampak seperti pada gambar 7.1.
Gambar 7.1. Framework IC Station
D. Kegiatan :
D.1. Bagian-Bagian ICStation
ICStation terdiri dari 7 bagian yang ditunjukan oleh gambar 7.2.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 26
Gambar 7.2. Bagian-Bagian ICStation
Untuk memahami bagian-bagian dari ICStation tersebut maka penjelasan dari gambar diatas
adalah sebagai berikut:
1. Menu bar
Menu bar terdiri dari beberapa menu-menu seperti pada gambar 6. Menu yang berbeda
hanyalah Hit-kit Utilities dan Show LP
a. Hit-kit Utilities
Hit-kit utilities merupakan fitur khusus yang dihadirkan oleh teknologi, khususnya
yang dipakai saat ini adalah AMS.
b. Layar Lapisan (Show LP)
layar atau jendela show lp berguna untuk membantu pendesain dalam mengenal
lapisan-lapisan CMOS (Penjelasan mengenai Lapisan-lapisan CMOS dapat dilihat pada
subbab lapisan CMOS). Selain itu fungsi layar ini adalah untuk menampilkan dan
menyembunyikan lapisan CMOS, karena
2. Shortcut Menu
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 27
Merupakan menu-menu rutin digunakan dan direpresentasikan dalam bentuk icon-icon
3. Information
Merupakan informasi dari aktifitas selama mouse aktif.
4. Ic Palettes
Kumpulan menu yang disediakan oleh teknologi yang digunakan untuk membantu
pendesain agar tidak susah mengakses menu-menu.
5. Layar kerja (Active Window)
Layar yang berfungsi sebagai tempat utama meletakkan bahan-bahan CMOS yang
membentuk sebuah layout.Layar kerja atau Active Window merupakan layar utama diamana
tempat membuat layout.Layar atau jendela ini erat kaitannya dengan grid.Penjelasan
mengenai grid dapat dilihat pada point grid.
6. Toolbox
Tool yang berkaitan dengan tools yang rutin digunakan untuk mendesain. Tool atau alat
bantu dalam mentor graphics terdapat pada sisi sebelah kiri dari layar ICStation.Toolbox
Toolbox dilihat pada gambar 7.3
Gambar 7.3 Bagian-Bagian ICStation
Beberapa tools yang rutin digunakan adalah sebagi berikut:
a. Select Area
Select area merupakan tool yang digunakan untuk memilih area atau objek yang diinginkan
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 28
pada layar kerja.
b. Delete
Delete merupakan tool yang digunakan untuk menghapus objek pada layar kerja. Selain
menekan icon delete dapat juga menggunakn tombol delete pada keyboard
c. Copy & Paste
Copy dan paste berfungsi untuk menggandakan objek pada layar keja.
d. Copy Clipboard
Copy Clipboard berfungsi untuk menggandakan objek pada layar kerja dan memindahkan
ke layar kerja yang lain.
e. Move
Move berfungsi untuk memindahkan posisi objek dari satu koordinat ke koordinat yang
lain dalam satu layar kerja
f. Undo&Redo
Undo dan redo berfungsi untuk mengembalikan kondisi sebelum dan sesudah aktifitas
g. Rectangle
Rectangle berfungsi untuk membuat bentuk objek dalam bentuk persegi
h. Shape
Shape berfungsi untuk membuat bentuk objek dalam koordinat tertentu. Shape dapat
digunakan dengan posisi horizontal, vertikal dan diagonal.
i. Path
Shape berfungsi untuk membuat bentuk objek dalam koordinat tertentu khususnya untuk
membuat jalur. Shape dapat digunakan dengan posisi horizontal dan vertikal .
j. Text
Text berfungsi untuk membuat teks atau label pada layar kerja
k. Via
Via berfungsi untuk sebagai penyambung atau penghubung antar bahan.
l. Rules
Rules berfungsi sebagai alat bantu untuk mengukur luas area, jarak, pangjang dan lebar.
m. Change Object Attribut
Change Object Attribut berfungsi untuk mengubah nilai dari objek pada layar kerja.
Selain toolbox ada beberapa tool lainnya yang rutin digunakan. Beberapa diantaranya
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 29
7. Message Area
Layar yang menampilkan pesan dan juga informasi aktifitas yang sedang dikerjakan oleh
pendesain. Selain itu juga memberikan informasi hasil dari pengecekan dari prose DRC
(Design Rules Check).
D.2. Grid
Grid merupakan tool berupa titik-titik yang berfungsi untuk membantu pendesain dalam
meletakkan objek pada layar kerja sehingga tampak rapi. Grid layaknya bidang koordinat kartesius
seperti pada gambar8.Satuan dalam koordinat ini adalah mikro.Secara default ukuran grid adalah
0.05 µm.
Gambar 7.4. Bidang Koordinat Kartesius.
D.3. Select dan Unselect
Select dan unselect merupakan tool yang selalu digunakan karena tool ini berguna untuk
mengaktifkan dan menon-aktifkan objek yang ingin dieksekusi. Setiap aktifitas harus
menggunakan tool ini. Seperti untuk memindahkan objek tertentu, maka harus diselect terlebih
dahulu sebelum memindahkan dan di unselect setelah dipindahkan. Hal ini bertujuan agar tidak
terjadi salah mengeksekusi objek.
D.4. Menu Edit
Beberapa submenu yang sering digunakan dalam menu edit ini adalah
1. Copy, berfungsi untuk menyalin atau menggandakan objek.
2. Delete, berfungsi untuk menghapus objek.
3. Flatten, berfungsi untuk membuka atau meratakan lapisan, sehingga lapisan yang berada
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 30
didalam objek / komponen dapat terlihat.
4. Flip, berfungsi untuk membalik objek.
5. Merger, berfungsi untuk menggabungkan 2 objek atau lebih menjadi 1 objek
6. Move, berfungsi untuk memindahkan 1 objek atau lebih dari koordinat tertentu menuju
koordinat yang diinginkan.
7. Rotate, berfungsi untuk memutar 1 atau lebih objek.
8. Slice, berfungsi untuk memotong bagian tertetntu dari suatu objek. Slice terdiri dari 2 cara
yaitu dengan Polygon dan dengan Line. Untuk polygon, memotong objek dengan atau
bedasarkan posisi persegi sedangkan untuk line memotong berdasarkan garis baik
horizontal maupun vertikal.
D.5. Menu Object
Beberapa submenu yang sering digunakan dalam menu Object ini adalah
1. Add, SubMenu Add terdiri dari beberapa sub sub menu. Sub sub menu yang sering
digunakan adalah Path, Shape, Cell dan Make. Make Port digunakan untuk memberikan
nama input dan output.
2. Delete, berfungsi untuk menghapus objek
3.2. Pengenalan Lapisan CMOS 0,35
A. Tujuan : Mempelajari dan Memahami lapisan-lapisan Teknologi CMOS AMS
0,35 µm
B. Kemampuan : - Mampu memahami lapisan-lapisan Teknologi CMOS AMS 0,35 µm
-Mampu membedakan lapisan-lapisan Teknologi CMOS AMS 0,35µm
C. Teori :
Tahap setelah skematik adalah tahap layout. Memasuki tahap layout diperlukan pemahaman
mengenai lapisan-lapisan (layers) yang membentuk CMOS menjadi satu kesatuan yang utuh. Pada
tahap pengenalan CMOS di awal telah dijelaskan struktur bagian dari CMOS. Tujuan dari
pengenalan lapisan-lapisan (layers) adalah untuk memudahkan desainer atau perancang layout
agar dapat mengetahui dan membedakan perbedaan bentuk-bentuk lapisan. Lapisan-lapisan pada
CMOS layaknya sebuah lantai yang bertingkat dimana setiap lapisan mempunyai pembeda yaitu
nomor lapisan seperti pada gambar 7.5. Lapisan-lapisan pada CMOS terdiri dari dua yaitu lapisan
pembentuk atau pembungkus dan penghubung lapisan.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 31
Gambar 7.5. Nomor Lapisan-Lapisan CMOS
1. Mask Layer
Mask Layer merupakan layer pembentuk atau yang membungkus CMOS. Lapisan-lapisan
(layers) dan penjelasan dari lapisan yang termasuk dalam Mask Layer dapat dilihat pada gambar
10.
Gambar 7.6 Mask Layer
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 32
2. Lapisan Bahan
A. Metal
Metal pada teknologi 0.35 µm (C35) terdiri dari 4 buah lapisan metal. Masing-masing metal
dapat dibedakan dari sisi warna seperti pada gambar 7.7. Lapisan metal tersebut adalah
a. Metal 1 (M1 / MET1), digunakan sebagai lapisan jalur.
b. Metal 2 (M2 / MET2), digunakan sebagai lapisan jalur.
c. Metal 3 (M3 / MET3), digunakan sebagai lapisan jalur.
d. Metal 4 (M4 / MET4), digunakan sebagai lapisan pembungkus.
Gambar 7.7 Lapisan Metal 1 sampai dengan Metal 4
B. Poly
Poly pada teknologi 0.35 terdiri dari 2 lapisan Poly. Lapisan poly tersebut adalah
a. Poly 1 (P1)
b. Poly 2 (P2)
Hal yang membedakan antara poly 1 dan poly 2 adalah warna dan struktur seperti pada
gambar Gambar 7.8
Gambar 7.8 Poly 1 dan Poly 2
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 33
C. NTUB
NTUB merupakan lapisan yang disebut juga N-Well.NTUB juga merupakan Bulk pada
transistor MOS. Gambar 7.9 merupakan bentuk dari NTUB.
Gambar 7.9 NTUB
D. FIMP
FIMP merupakan lapisan yang digunakan untuk menutup PMOS.Sifat penggunaannya
adalah wajib digunakan, jika terdapat NTUB maka diperlukan FIMP untuk menutupi
NTUB.Gambar 7.10 merupakan bentuk dari FIMP.
Gambar 7.10 FIMP
E. NPLUS
Drain dan source dari transistor membutuhkan N+Implant. Maka NPLUS merupakan lapisan
yang digunakan untuk menutupi N+Implant pada NMOS.Gambar 7.11 merupakan bentuk dari
NPLUS.
Gambar 7.11 NPLUS
F. PPLUS
Drain dan source dari transistor membutuhkan P+Implant. Maka NPLUS merupakan lapisan
yang digunakan untuk menutupi P+Implant pada NMOS. Gambar 7.12 merupakan bentuk dari
PPLUS
Gambar 7.12. PPLUS
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 34
G. CONT
Contact merupakan penghubung antara metal dengan diff dan metal dengan Poly. Gambar
7.13 merupakan bentuk dari CONT
Gambar 7.13. CONT
H. DIFF
Merupakan layer difusi yang terdapat pada NMOS dan PMOS. Gambar 7.14 merupakan
bentuk dari NTUB
Gambar 7.14. DIFF
3.3 Lapisan Penghubung / Penyambungan Lapisan
A. VIA
Dalam hal penyambungan antar lapisan diperlukan lapisan penghubung.Lapisan penghubung
tersbut disebut dengan VIA. VIA terdiri dari dua jenis lapisan yaitu menggunkan VIA dan CONT.
Berikut ini adalah penjelasan dari kedua jenis tersebut
a. VIA, merupakan lapisan penghubung yang digunakan untuk menghubungkan antar
Metal. Tediri dari VIA1 untuk menghubungkan Metal 1 dengan metal 2, VIA2 untuk
menghubungkan Metal 2 dengan metal 3, dan VIA3 untuk menghubungkan Metal 3
dengan metal 4. Gambar 7.15 merupakan bentuk VIA
Gambar 7.15 Bentuk VIA
b. Cont, Merupakan lapisan penghubung yang digunakan untuk menghubungkan khusus
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 35
Metal 1 dengan Poly, Metal 1 dengan Nplus, dan Metal 1 dengan Pplus. Bentuk CONT
seperti pada gambar 7.15
Dari penjelasan di atas berikut ini adalah aturan penyambungan menggunakan VIA.
1. M1P1, yaitu Penyambuangan menggunakan VIA untuk menghubungkan Metal 1 dengan Poly 1
Gambar 7.16. Bentuk dan Penggunaan M1P1
2. M1P2, yaitu Penyambuangan menggunakan VIA untuk menghubungkan Metal 1 dengan
Poly 2
Gambar 7.17 Bentuk dan Penggunaan M1P2
3. M1M2, yaitu Penyambuangan menggunakan VIA untuk menghubungkan Metal 1 dengan
Metal 2
Gambar 7.18 Bentuk dan Penggunaan M1M2
4. M2M3, yaitu Penyambuangan menggunakan VIA untuk menghubungkan Metal 2 dengan
Metal 3
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 36
Gambar 7.19 Bentuk dan Penggunaan M2M3
5. M3M4, yaitu Penyambuangan menggunakan VIA untuk menghubungkan Metal 3 dengan
Metal 4
Gambar 7.20 Bentuk dan Penggunaan M3M4
6. NDM1, yaitu Penyambuangan menggunakan VIA untuk menghubungkan Nplus dengan
Metal 1
Gambar 7.21 Bentuk dan Penggunaan NDM1
7. PDM1, yaitu Penyambuangan menggunakan VIA untuk menghubungkan Pplus dengan
Metal 1
Gambar 7.22 Bentuk dan Penggunaan PDM1
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 37
D. Kegiatan :
D1. Latihan Pengenalan Metal
A. Buatlah Metal 1 dan Metal 2 secara Horizontal!
Metal1 Metal2
Bentuk:
Warna :
Bentuk:
Warna:
B. Buatlah Metal 3 dan Metal 4 secara Vertikal!
Metal 3 Metal 4
Bentuk:
Warna :
Bentuk:
Warna:
C. Buatlah Poly 1 dan Poly 2 secara Horizontal dan Vertikal!
Poly 1 Poly 2
Bentuk:
Warna :
Bentuk:
Warna:
D. Buatlah NPLUS dan PPLUS secara Horizontal dan Vertikal!
Poly 1 Poly 2
Bentuk:
Warna :
Bentuk:
Warna:
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 38
D2. Latihan Menghubungkan Lapisan
A. Buatlah Via 1, Via 2 dan Via 3 secara Horizontal dan Vertikal!
Via 1 Via 2 Via 3
Bentuk:
Warna :
Bentuk:
Warna
Bentuk:
Warna
B. Isi tabel berikut dan Buatlah layout dari tabel tersebut!
M1 M2 M3 M4
M4
M3
M2
M1
Gambar Layout:
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 39
3.4. Desain Layout CMOS
A. Tujuan : Mempelajari langkah-langkah pembuatan CMOS gerbang logika Inverter
B. Kemampuan : Mampu membuat layout CMOS dasar berupa gerbang inverter
C. Teori :
3.4.1.CMOS
CMOS adalah gabungan dari Transistor NMOS dan PMOS.Untuk layout transistor tersebut
dibagi menjadi 2 jenis yaitu.Transistor dengan tanpa Midox yaitu Nmos dan Pmos dan dengan
Midox yaitu Nmosm dan Pmosm. Penjeasan masing-masing dari jenis tersebut dapat dilihat pada
gambar 7.23 dan gambar 7.24.
A. Tanpa Midox
Gambar 7.23 Layout MOS Tanpa Midox
B. Dengan Midox
Gambar 7.24 Layout MOS dengan Midox
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 40
3.4.1. Teknik Pembuatan Komponen
Pada bagian ini menjelaskan teknik yang digunakan untuk mendesain layout.Teknik
tersebut adalah Teknik Pararel transistor, teknik pembuatan kapasitor, teknik pembuatan
resistor, teknik penghubung jalur.
A. Teknik pararel transistor
Teknik pararel transistor merupakan solusi dari masalah luas area yang akan digunakan
dikarenakan besaran dari W dan L. Seperti contoh pada gambar 7.25 sebuah transistor NMOS
dengan W bernilai = 40 µm dan L bernilai = 0,35 µm. Jika menggunakan W dan L tersebut maka
bentuk dari layout NMOStersebut, maka akan menghasilkan NMOS yang panjang.
Gambar. 7.25. Layout NMOS W= 40 µm, L = 0,35 µm
Dengan menggunakan teknik pararel maka nmos tersebut dapat dipecah menjadi beberapa
NMOS. Misalkan ukuran 40 dipecah menjadi 4 buah NMOS dengan masing-masing NMOS
bernilai W 10 dan L 0,35. Seperti pada gambar 7.26 merupakan hasil pararel.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 41
Gambar 7.26 Pararel Transistor
Cara menghasilkan pararel adalah dengan menggabungkan ke 4 NMOS tersebut secara pararel /
sejajar. Tempelkan posisi metal drain dari NMOS satu dengan source dari NMOS lainnya atau jika
tidak tahu posisi drain dan source dapat menggabungkan secara langsung. Hasilnya adalah seperti
pada gambar 31 NMOS yang digabungkan akan menghasilkan posisi source, source drain,drain
Gambar 7.27 Hasil Pararel Transistor NMOS
B. Teknik Pembuatan kapasitor
Pada prinsipnya, kapasitor tidak lain hanyalah dua keping konduktor yang berdekatan yang
dipisahkan dielektrik diantara kedua keping tersebut. Kapasitansi dihitung berdasarkan rumus
berikut:
𝐾𝑎𝑝𝑎𝑠𝑖𝑡𝑎𝑛𝑠 (𝐶) = 𝐴𝑟𝑒𝑎 (𝑠) ∗ 𝐾𝑜𝑛𝑠𝑡𝑎𝑛𝑡𝑎 𝑑𝑖𝑒𝑙𝑒𝑘𝑡𝑟𝑖𝑘 (𝜀)
𝐽𝑎𝑟𝑎𝑘 𝑎𝑛𝑡𝑎𝑟𝑎 𝑘𝑒𝑝𝑖𝑛𝑔 (𝑑)
Apabila d dan ε adalah konstan, maka area (s) berbentuk persegi, sehingga dapat
diturunkan persamaan :
𝐾𝑎𝑝𝑎𝑠𝑖𝑡𝑎𝑛𝑠 (𝐶) = 𝑊𝑖𝑑𝑡ℎ (𝑊) ∗ 𝐿𝑒𝑛𝑔ℎ𝑡 (𝐿) ∗ 𝐾𝑎𝑝𝑎𝑠𝑖𝑡𝑎𝑛𝑠 𝑝𝑒𝑟 𝑢𝑛𝑖𝑡 𝑎𝑟𝑒𝑎 (𝑐)
Untuk hal tersebut, sebelum membuat desain layout, harus diketahui terlebih dahulu nilai
W dan L. Untuk mendesain kapasitor secara praktis dan cepat, dapat digunakan desain skematik
pada mentor graphic. Caranya adalah :
a. Buka mentor graphic dan masuk ke desain skematik
b. Pada desain skematik, pilih AMS Device dan klik Capacitor. Masukkan nilai kapasitor
dengan cara klik Change Capacitance. Misalkan nilai kapasitor 1 pf (0.999982).
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 42
Gambar 7.28 Menu Kapasitor
c. Catat nilai W dan L. Selanjutnya masuk ke desain layout.
d. Pada desain layout, klik kanan mouse, pilih add shape. Klik option dan pilih poly2, selanjutnya
klik OK.
e. Pada area layout, klik ruler, buat ukuran untuk nilai W dan L. Ruler dibuat untuk memastikan
ukuran nilai panjang (W) dan lebar (L).
f. Masih di area layout, klik mouse dan tahan, selanjutnya buat area rectangular dengan ukuran
W/L = 33.950 (lihat nilai yang dicatat pada langkah b dan c).
Gambar 7.29 Pengukuran
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 43
g. Gambar layout poly2 diperlihatkan seperti pada gambar dibawah :
Gambar 7.30 Layer poly2
h. Selanjutnya, klik kanan maouse pada area layout, pilih add shape. Pada menu option, pilih Poly1.
Gambar 7.31 Menu Layer
i. Masih di area layout, klik mouse dan tahan, selanjutnya buat area rectangular dengan ukuran W/L =
36.950 (lihat ukuran poly2 pada point f, yaitu ukuran poly1 ditambah 3µ. Nilai 3µ setara dengan 3λ).
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 44
j. Letakkan layout poly1 menumpuk tepat diatas poly2. Selanjutnya klik Via Shape, dan pilih P1M1
sebagai konektor Poly1 dengan Metal1.
Gambar 7.32 Menu konektor
k. Via Shape P1M1 diletakkan pada poly1.
Gambar 7.32 Penempatan Konektor
l. Buat kaki kapasitor dengan cara klik kanan mouse di area layout dan pilih add path. Pada menu option,
pilih MET1 dengan Width 0.5.
Gambar 7.33 Menu Ukuran layer
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 45
m. Klik OK, selanjutnya buat jalur Metal 1 dari Via P1M1 hingga keluar area kapasitor
Gambar 7.33 Penempatan konektor dan metal 1
n. Lakukan cara yang sama dimulai dari point j untuk poly2. Via Shape yang dipakai adalah P2M1,
sehingga hasil akhir kapasitor terlihat seperti pada gambar dibawah :
Gambar 7.34 Layout Kapasitor
2.3. Teknik Pembuatan Resistor
Rumus dasar resistor adalah :
𝑅𝑒𝑠𝑖𝑠𝑡𝑎𝑛𝑐𝑒 (𝑟) =𝑃𝑎𝑛𝑗𝑎𝑛𝑔 (𝑙) ∗ 𝑅𝑒𝑠𝑖𝑠𝑡𝑎𝑛𝑠𝑖 (𝜌)
𝐿𝑢𝑎𝑠 𝑃𝑒𝑛𝑎𝑚𝑝𝑎𝑛𝑔 (𝑤)
karena ketebalan setiap lapisan yang diberikan adalah tetap, rumus ini dapat diubah sebagai
berikut :
𝑟 = 𝜌′ ∗𝑙
𝑤= 𝜌′ ∗ 𝑁
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 46
dimana w adalah lebar resistor, ρ 'adalah resistensi per square (resistensi lembar), dan N adalah
jumlah kotak.
Pada prinsipnya, setiap lapisan dapat digunakan untuk membangun resistor. Namun secara
praktis, hanya lapisan yang memiliki konduktivitas paling kecil yang tepat untuk mendesain
layout resistor.
Dalam mendesain layout resistor, dapat digunakan dua buah lapisan poly, yaitu poly1 dan
poly2. Poly1 memiliki resistansi 25Ω/square yang cocok digunakan untuk mendesain resistor di
bawah 3kΩ. Untuk resistor lebih 3kΩ, poly2 lebih tepat digunakan, karena poly2 memiliki
resistansi 1.2kΩ/square. Untuk efektifitas layout, nilai lebar minimum poly2 adalah 0,6 µ.
Contoh :
1. Desain Layout Ressistor 200 Ohm
𝑁 = 𝑟
𝜌
𝑁 = 200
25= 8
Didapatkan nilai N adalah 8. Untuk l = 0,6 µ, maka w = 4,8 µ.
Langkah selanjutnya adalah menggambar layout tersebut.
a. Masuk ke desain layout dengan cara pilih new cell view pada model layout
b. Klik kanan mouse dan pilih add path. Pada menu option, pilih poly2 dengan memasukkan
nilai width = 0,6 seperti tampak pada gambar dibawah :
Gambar 7.35. Menu Layer
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 47
c. Klik mouse disembarang tempat dan tahan, selanjutnya dengan masih menahan, tarik
mouse dengan panjang 4,8 seperti terlihat pada gambar dibawah :
Gambar 7.36 Poly 2
d. Tambahkan HRES dengan cara klik kanan mouse disembarang tempat, selanjutnya pilih
add path dan klik menu option. Pilih HRES dengan width 0,6.
Gambar 7. 37. Menu Layer Hres
e. Klik dan tahan mouse tepat pada ujung kanan atas layout poly2 dan tarik hingga seluruh
poly2 tertutup HRES (Poly2 dan HRES ukurannya sama, sehingga poly2 ditimpa dengan
HRES)
f. Selanjutnya membuat konektor yang digunakan sebagai kaki resistor. Layout kaki
resistor (konektor) dibuat dengan menggunakan METAL 1 (MET1). Untuk
menghubungkan MET1 dengan Layout resistor, digunakan viashape. Buat konektor
dengan cara klik Via Shape seperti terlihat pada gambar dibawah.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 48
Gambar 7.38. Menu Konektor
g. Pilih P2M1 (Poly2-Metal1) dan klik OK. Berikan nilai 0,6 untuk W/L. Copy layout P2M1
tersebut dan selanjutnya letakkan pada posisi kedua ujung resistor.
Gambar 7. 39. Poly 2 dengan Konektor
Contoh lain untuk mendesain Resistor dengan nilai 100KOhm. Untuk mendesain, dapat dilakukan dengan
dua cara. Cara pertama adalah seperti pada cara mendesain layout 200 Ohm seperti yang sudah dibahas
diatas. Cara kedua adalah dengan menggunakan desain skematik mentor graphic.
a. Masuk mentor graphic pada menu desain skemati
b. Pilih AMS Device dan pilih Resistor. Pilih rpoly2. Selanjutnya masukkan parameter nilai R =
200000 (2KOhm) dengan cara klik Change Resistance
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 49
Gambar 7.40. Menu Resistor
c. Catat nilai W dan L yang dihasilkan. Nilai W dan L bisa dimodifikasi dengan cara mengisi
nilai parameter masing masing.
d. Selanjutnya lakukan langkah c seperti pada contoh pertama. Terlihat bahwa Width sangat
panjang. Hal ini tidak efektif untuk layout, karena akan memakan banyak area, sehingga
untuk lebih mengoptimalkan layout, maka dapat dibuat desain dengan cara membuat panjang
layout berbentuk spiral.
Gambar 7.41. Layout Resistor
e. Lakukan kembali langkah d seperti pada contoh pertama, yaitu dengan menambahkan Via
Shape (P2M1) dan HRES.
3.4.3. Teknik Penyambungan Jalur
Teknik ini digunakan apabila terdapat jalur yang saling berpotongan dan tidak saling
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 50
terhubung.Sebagai contoh pada gambar 7.30 terdapat 2 jalur metal 1 yang tidak saling
terhubung.Dimana terdapat Metal 1 (VDD) dan Metal 1 (GND). Jika metal 1(VDD) tidak ada
jalan lain selain melintas metal 1 (GND). Maka diperlukan metal 2 sebagai penyambung, karena
lapisan metal 2 dan metal 1 berdeda tingkatan lapisan. Selain metal 2, diperlukan VIA (M1M2)
sebagai konektor penghubung antara metal 2 sebagai jalur penghubung.
Gambar 7.42. Penyambungan jalur (Jumper)
3.4.4. Langkah-langkah Pembuatan layout CMOS
Gambar 7.43. Desain Layout Inverter
Tahap-tahap tersebut adalah sebagai berikut:
1. Mengaktifkan ICStation dari cell yang telah aktif
2. Melakukan proses SDL.
3. Membuat koneksi antar komponen, Jika tidak Menggunakan proses SDL, gunakan langkah
berikut :
a. Membuat transistor secara manual
Pada tahap manual untuk menempatkan Pmos dan Nmos dapat mengunakan menu Hit-kit
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 51
utilities kemudian menekan tombol AMS Devices.Setelah itu menekan tombol MOS pada
IC Palette.Kemudian Isikan ukuran W dan L masing -masing Pmos dan Nmos.Untuk
ukurannya dapat dilihat pada tabel 1.
Tabel 1. Nilai W dan L untuk PMOS dan NMOS pada Gerbang Inverter
Ukuran Tipe MOS
Nmos Pmos
W (Width) 0.4 0.4
L (Legth) 0.35 0.35
b. Meletakkan komponen Pmos dan Nmos Sesuai gambar
c. Menghubungkan kaki-kaki Pmos dan Nmos sesuai dengan skema rangkaian Inverter.
Untuk lebih jelasnya dapat melihat tabel 2 dan gambar 8.
Tabel 2. Koneksi untuk PMOS dan NMOS pada Gerbang Inverter
Kaki Pmos Nmos Bahan Penghubung
Drain (D) Drain Nmos Drain Pmos M1 -
Source (S) Vdd Ground M1 -
Gate (G) Gate Nmos Gate Pmos M1 dan P1 M1P1
d. Memberikan Nama masukan (input)dan keluaran (output) menggunakan menu make
port.
e. Melakukan Simulasi Layout dengan cara merubah Layout ke dalam bentuk file .cir.
f. Melakukan Verifikasi IC (IC Verification)
o Mengecek Layout dengan DRC
Jika terdapat Kesalahan maka harus dilakukan perbaikan namun jika terdapat warning maka
dapat diabaikan dahulu. Untuk lebih jelasnya dapat dibaca pada bab Verifikasi IC
o Pengecekan Layout dengan LVS
Pengecekan layout dilakukan dengan menggunakan LVS (Layout Versus Schematik) yaitu
pencocokan jalur antara Layout dengan Skematik. Untuk pembahasan ini dapat dibaca pada
bab Verifikasi IC
g. Membuat Floorplan
Setelah tahap LVS maka membuat Floorplan yang bertujuan untuk membuat tata letak
layout yang telah dibuat untuk di dalam IC. Pembahasan mengenai floorplan dapat dibaca pada
bab Floorplan.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 52
h. Konversi layout menjadi GDSII
Proses terakhir dari pembuatan layout adalah konversi menjadi GDSII. Pembahasan
lebih lanjut dapat dibaca pada bab persiapan pabrikasi.
i. Pengisian dan pengiriman Formulir pabrikasi beserta File GDSII.
D. Kegiatan :
D.1. Latihan CMOS
A. Buatlah NMOS dan PMOS dengan ukuran lebar 0,4µm dan Panjang 0,35µm!
NMOS PMOS
B. Buatlah NMOS dan PMOS dengan ukuran lebar 12 µm dan Panjang 0,35 µm!
NMOS PMOS
C. Buatlah NMOS dan PMOS dengan ukuran lebar 0,4 µm dan Panjang 12 µm
NMOS PMOS
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 53
D.2. Latihan Teknik pembuatan komponen
A. Buatlah layout PMOS dengan ukuran W = 70 µm dan L = 4µm, Susunlah secara pararel.!
Gambar PMOS :
B. Buatlah Resistor dengan nilai 3,3kΩ !
Gambar Resistor :
C. Buatlah kapasitor dengan nilai 5pF !
Gambar Kapasitor :
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 54
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 55
Bab 4. Dasar Aturan Desain Layout
4.1. Pengenalan Aturan (Rules) Desain Teknologi CMOS 0,35 A. Tujuan : Mempelajari dan memahami aturan Desain Teknologi CMOS 0,35
B. Kemampuan : Mampu memperbaiki kesalahan desain layout
C. Teori :
1. Pengenalan Rules (Aturan)
Aturan atau rules pada layout mengacu pada teknologi yang digunakan. Pada saat ini yang
digunakan adalah teknologi 0,35 dengan kode teknologi c35b4 dengan library c35b4c3. Pada
dasarnya aturan yang digunakan adalah aturan umum yaitu c35b4.Di dalam aturan c35b4 berisi
kumpulan aturan untuk beberapa library yaitu c35b4c3 dan c35b4c4.
1.1. Realsi Geometri (Geometric relations)
Gambar 8.1. Aturan Geometri C35
Gambar 8.2.Penjelasn Aturan Geometri C35.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 56
Geometri Relation merupakan aturan mengenai jarak antar bahan dan ukuran bahan. Pada
gambar 1dan gambar 2 menjelaskan bahwa :
a. Width adalah bahan memiliki ukuran lebar minimum (width).
b. Spacing adalah jarak antar bahan yang sama dan juga antar bahan yang berbeda.
c. Notch adalah Jarak antara bahan yang sama membentuk sudut tertentu.
d. Enclosure adalah jarak antara 2 bahan yang berada dalam satu tempat. Dalam gambar 1 bahan B
diletakkan di tengah bahan A
e. Extension adalah jarak antar 2 bahan yang saling memotong
f. Overlap adalah Kondisi jaraka antar 2 bahan yang tumpang tindih
Aturan atau rules sangatlah banyak. Oleh karena itu pada modul ini dibuatkan aturan(rules)
yang sangat ringkas. Seperti pada gambar 8.3, gambar 8.4, dan gambar 8.5 menjelaskan aturan
yang wajib diketahui dari sekian banyak aturan oleh pendesain.
Gambar 8.3. Aturan jarak dengan jenis lapisan yang sama pada C35B4C3
Pada gambar 3 terdiri dari bahan-bahan pembentuk cmos seperti metal1, metal2, metal3,
metal4, poly dan diff. Dalam gambar tersebut telihat bahwa aturan antar bahan sejenis (warna tidak
sesuai dengan asli pada ICstation). Jarak minimal Metal 4 dengan metal 4 secara aturan geometri
adalah 0,6 µm dengan lebar bahan minimal 0,6 µm. Perlu diingat bahwa nilai tersebut adalah nilai
minimal, jadi nilai diatas 0,6 µm (Untuk metal4) diperbolehkan dan nilai dibawah batas tersebut
tidak diperbolehkan. Hal tersebut juga berlaku bagi bahan-bahan yang lain.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 57
Gambar 8.4 Aturan jarak antara Diff dan Poly pada C35B4C3
Penerapan geometri seperti pada gambar 8.4. 0,5 µm adalah nilai minimum lebar jarak Diff
horizontal terhadap Poly vertikal. 0,4µm adalah nilai minimum tinggi dari Poly vertikal terhadap
Diff horizontal. 0,2 µm adalah jarak antara Poly horizontal terhadap Diff horizontal atau
sebaliknya.
Untuk aturan (rules) yang berkaitan dengan lapisan penghubung dapat dilihat pada gambar 8.5.
Masing-masing penghubung memiliki aturan tersendiri.Sebagai contoh Poly_con, jika kontak
(cont) berada diantara metal1 dan Poly. Maka jarak poly dengan kontak adalah minimum 0.2 µm,
jarak antara metal1 dengan kontak adalah minimum 0.15 µm serta nilai lebar dari kontak sendiri
minimum 0.4µm. Untuk penerapan kontak dan via dengan lapisan bahan lainnya dapat dilihat pada
gambar 8.5.
Gambar 8.5. Aturan penempatan VIA dan CONT
1.2. Peringatan (Warning)
Selain kesalahan geometri, pada aturan (rules) terdapat kondisi peringatan. Berikut ini
adalah pesan peringatan tersebut yang sering muncul pada prose layout:
A. Jika terdapat kategori pesan ”Warning” atau ”ERC Warning”. ERC Waning adalah
Electrical Rules Check dimana aturan yang berkaitan dengan sistem kelistrikan.untuk
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 58
sementara ini dibiarkan tanpa perbaikan dahulu.
B. Pesan NWELL HOT.Pesan ini terjadi dikarenakan PMOS tidak terhubung ke Vdd.
C. Pesan Minimum density of POLY1 area, untuk sementara ini dibiarkan saja seperti apa
adanya.
D. Pesan Minimum PPLUS spacing diperbaiki dengan penambahan PPLUS pada posisi yang
ditunjukkan pada area kerja Layout. Aturan PPLUS ini dapat dilihat pada lampiran.
E. Pesan Missing FIMP layer diperbaiki dengan penambahan FIMP pada posisi yang ditunjukkan
pada area kerja Layout. Aturan FIMP ini dapat dilihat pada lampiran.
F. Pesan Missing NLDD layer diperbaiki dengan penambahan NLDD pada posisi yang
ditunjukkan pada area kerja Layout. Aturan NLDD ini dapat dilihat pada lampiran.
1.3. Tool DRC Rules (Disign Rules Check)
Tool ini merupakan tool khusus yang disediakan oleh mentor graphics. Tool ini bekerja
berdasarkan aturan (rules) teknologi yang digunakan. Fungsi dari pengecekan ini adalah untuk
mengetahui kesalahan dan peringatan yang ditunjukan oleh Icstation bersumber dari file rules
teknologi. Terdapat 2 cara untuk menggunakan DRC, yaitu:
1. Menggunakan DRC(Icrules) yang tersedia pada menu bar Checking
Gambar 8.6. Pengecekan DRC Pada Menu Bar
2. Menggunakan Check yang tersedia pada menu ICrules pada IC Palette, seperti yang
ditunjukan pada gambar7. Cara mengeceknya adalah dengan melakukan drag-mouse pada
area yang ingin dilakukan DRC.
Gambar 8.7.Pengecekan DRC dengan IC Palette D. Kegiatan :
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 59
D.1 Latihan dasar Rules
A. Buatlah Layout Metal1 posisi Vertikal dengan panjang 8 µm dan Metal1 dengan panjang 8
µm.! Gunakan aturan berikut
1. Percobaan a Jarak antar metal tersebut 0.45µm. dan percobaan b 0.25µm.
Percobaan A Percobaan B
Gambar:
Hasil DRC:
Gambar:
Hasil DRC:
B. Buatlah NMOS dengan W = 2 µm dan L = 0,35 µm, PMOS dengan nilai yang sama dengan
NMOS. Kemudian letakkan sejajar keduanya dan beri jarak antara kedua transistor 1,5 µm.
Gambar :
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 60
4.2. Simulasi Layout A. Tujuan : Mempelajari langkah-langkah simulasi layout
Menguji kinerja layout
B. Kemampuan : Mampu melakukan simulasi layout dan menguji kinerja layout
C. Teori :
1. Simulasi Layout
Simulasi layout ditujukan untuk menguji apakah layout yang dibuat sudah benar sesuai
dengan disain IC yang diharapkan. Layout tidak bisa secaralangsung disimulasikan sehingga
diperlukan proses transformasi bentuk dari layout menjadi suatu library cell. Transformasi
ini dapat dilakukan dengan membuat symbol baru yang mewakili fungsi dan mekanisme
kerja dari layout yang dibuat. Selanjutnya symbol ini diaktifkan di dalam Design Architect
IC yang akan dapat dengan mudah dijadikan object yang disimulasikan.
D. Kegiatan :
D.1. Simulasi Layout
Berikut ini langkah-langkah melakukan simulasi layout
1. Ekstraksi Netlist dari Layout
Sebelum melakukan simulasi Layout, perlu dilakukan ekstraksi Netlistyang terbentuk dari
layout yang telah dijelaskan pada bab sebelumnya. Hasilekstraksi ini merupakan deskripsi Spice
dari layout yang bersangkutan.Untuk melakukan ekstraksi, perlu menekan tombol ICTrace (M)
pada palette IC Palettes.Tombol ini tampak pada gambar 8.8. Kemudian menekan tombol Netlist
pada palette ICtrace (M) seperti tampak pada gambar 8.8.
Gambar 8.8. Tombol ICTrace (M)
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 61
Kemudian akan tampil window tentang Write Mask Netlist. Window ini tampak pada gambar
10.Penting untuk tidak dilupakan, harus melakukan penekanan tombol Yes pada bagian Write
Database.
Gambar 8.9. Pengisian Parameter Database Mask Netlist
Selanjutnya melakukan pengisian dan pengaktifan tombol radio terhadap parameter yang
terdapat pada window tersebut menggunakan data-data berikut ini:
File Name = maskdb
Enable Location Probing = Yes
Load Database = Yes
Name = Inverter.cir
Format = HSPICE
System Name = Layout
Substitute Slashes = No
Specify Schematic Source = No
Back Annotate Device Properties = No
Jika sudah lengkap terisi maka selanjutnya menekan tombol OK pada window tersebut. Perlu
diperhatikan pada window log, jika masih terjadi kesalahan maka diperlukan pengulangan
langkah-langkah pengisian parameter agar benar dan sesuai dengan disain yang diinginkan.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 62
Hasil ekstraksi ini tersimpan di dalam file Inverter.cir yang terletak di direktori kerja IC
Station, dalam hal ini dapat dilihat dengan cara menekan menu MGC, memilih dan menekan
pointer Notepad, memilih dan menekan pointer Open, memilih dan menekan Edit.Cara ini juga
ditampilkan pada gambar 8.10.
Gambar 8.10 Menu Editor Notepad dari IC Station
Pada window pesan Select file to edit, perlu penekanan tombol Navigator untuk merujuk ke
file Inverter.cir yang terletak di $TECH_C35B4/default.group/layout.views/Inverter. Window ini
tampak pada gambar 8.11.
Gambar 8.11 Pengisian Lokasi File .cir
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 63
Gambar 8.12. Editor Notepad untuk Inverter.cir
Dari gambar 8.12 dapat diketahui bahwa Netlist tersebut dibangun dari rangkaian yang
bernama Inverter yang sesuai dengan nama Layout yang dibuat. Rangkaian ini didefinisikan
diantara pernyataan .subckt dan.ends.Rangkaian ini mengandung 2 transistor m0 dan m1 serta
beberapa nilai kapasitansi parasitik yang dimiliki Layout.Agar dapat melakukan simulasi netlist
ini, diperlu memodifikasi file ini terhadap semua nilai pmos4 menjadi MODP dan nmos4 menjadi
MODN. Disamping itu, perlu juga mengubah nama rangkaian (dalam hal ini Inverter) pada baris
.subckt dan .ends. Misalnya, Inverter diubah menjadi sInverter, huruf ”s”didepannya
menunjukkan bahwa komponen ini adalah suatu symbol.
Ketika dilakukan perbaikan file Inverter.cir dan menyimpannya, dimungkinkan akan
ditampilkan pesan Save Change ...?seperti terlihat pada gambar 8.13. Jika yakin bahwa
pembaharuan isinya sudah benar maka cukup menekan tombol Yes.
Gambar 8.13. Pesan Penyimpanan Perubahan File Inverter.cir
2. Pembuatan Simbol
Pembuatan symbol sInverter dilakukan menggunakan langkah-langkah sebagai berikut :
1. Pengaktifan IC Studio. Hal ini dilakukan dengan menekan mouse kanan pada window
View untuk Cell Inverter yang telah dibuat sebelumnya. Lalu memilih dan menekan
tombol New View seperti terlihat pada gambar 8.13.Cell name diisi dengan Inverter,
memilih View Type pada Symboldan View Name diisi Symbol. Pengisian ini tampak pada
gambar 8.14. Selanjutnya menekan tombol Finish. Kemudian akan tampil layar Design
Architech-IC
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 64
Gambar 8.13. Window Pembuatan View Baru
Gambar 8.14. Pengisian Parameter View untuk Symbol
2. Pembuatan skema gambar symbol seperti tampak pada gambar 8.15 dengan memanfaatkan
tombol Add Rectangle dan Pin pada toolbar sisi kiri. Bilamana perlu, dapat digunakan
juga Add Line.
Gambar 8.15: Symbol Inverter
Perlu diingat bahwa nama yang diberikan untuk Pin harus disesuaikandengan file .cir yang
dibuat sebelumnya. Pada contoh .cir pembahasan pada bab sebelumnya digunakan nama pin
Input, VVdd, VVss dan Output.
3. Pengisian parameter symbol. Hal ini dilakukan dengan memilih object kotak (rectangle)
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 65
dan menekan mouse kanan, memilih dan menekanproperties lalu menekan Add.Pada
window Add Multiple Properties, perlu dilengkapi dengan beberapa pasangan data
Property Name dan Property Value sebagai berikut :
• ELEMENT : X
• MODEL : sInverter, disesuaikan dengan nama yang sama dengan baris .subckt pada
file Inverter.cir.
• ASIM_PINORDER : Input, VVdd, VVss, Output, disesuaikandengan input - output
pada file Inverter.cir yang dipisah dengantanda koma.Nilai parameter lain dibiarkan
sama seperti nilai asalnya.
Pengisian ini tampak pada gambar 8.17. Selanjutnya menekan tombol OK jika sudah terisi
dengan benar.
Gambar 8.17. Pengisian Property Symbol Inverter
4. Perlu dipastikan bahwa symbol yang dibuat tidak ada kesalahan. Hal ini dilakukan
menggunakan pengujian dengan menekan menu File,memilih dan menekan Check
Symbol. Contoh hasilnya tampak pada gambar 8.18. Selanjutnya tutup window Check
tersebut jika telah selesai memahaminya.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 66
Gambar 8.18 Hasil Pengecekan Symbol
5. Penyimpanan hasil disain symbol dapat dilakukan dengan menekan tombol Save.
4.3. Pembuatan Skema Rangkaian Uji
Skema rangkaian uji digunakan sebagai bahan simulasi dan digunakanuntuk menguji apakah
layout yang diwakili oleh symbol sudah dibuat dengan benar.Hal ini dilakukan dengan
mendisain skema rangkaian melalui Design Architect-IC.Gambar 8.19 merupakan Skematik
rangkaian uji layout.
Gambar 20.Skema Rangkaian Uji Layout
Proses simulasi rangkaian uji layout (inverter) sama dengan proses simulasi skematik seperti
pada pembahasan skematik. Hanya saja terdapat 1 tahap tambahan yaitu penambahan file .cir
layout ke dalam library simulasi dengan cara sebagai berikut:
Pengecekan dan penambahan Include. Hal ini dilakukan denganmenekan tombol
Lib/Temp/Inc. Menekan Include Files.... Pada window Set Include Paths, ditambahkan
isian Include Pathberdasarkan lokasi file Inverter.cir yang dibuat, dalam contoh disini
adalah $TECH_C35B4/default.group/layout.views/Inverter/Inverter.cir. Contoh ini
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 67
diperlihatkan pada gambar 8.20. Selanjutnya menekan tombol OK untuk mengaktifkannya.
Gambar 8.20 Penambahan Include Inverter.cir
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 68
Bab 5. Desain Layout Lanjut
5.1. Desain Layout Gerbang Logika
A. Tujuan : Membuat Layout Gerbang logika
B. Kemampuan : Mampu Membuat Layout Gerbang logika
C. Teori :
Pada pertemuan kedua akan membahas pembuatan layout dari beberapa gerbang logika.
Gerbang logika seperti yang telah dipelajari yaitu NOT, NAND, AND, OR, NOR, XNOR, dan
XOR. Untuk membuat layout dari masing-masing gerbang logika tersebut, maka mengacu pada
gambar skematik dari masing-masing gerbang logika.
1. NAND
Gerbang logika NAND merupakan gerbang logika yang dapat membentuk gerbang logika
lainnya.Gambar 9.1 merupakan NAND dalam bentuk Simbol dan gambar 2 merupakan skematik
dari gerbang NAND.Pada gambar 2, NAND dibentuk dari 4 Transistor, yaitu 2 PMOS dan 2
NMOS.
Gambar 9.1. Simbol Gerbang Logika NAND
Gambar 9.2. Skematik Gerbang Logika NAND
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 69
2. AND
Gerbang logika AND dapat dibentuk dengan menggunakan 2 buah gerbang logika NAND,
seperti pada gambar 6.
Gambar 9.3. Simbol Gerbang Logika AND
3. OR
Gerbang logika OR dapat dibentuk dari Gerbang logika NAND. Terbentuk dari 3 buah NAND
seperti pada gambar 8.
Gambar 9.4. Simbol Gerbang Logika OR
4. NOR
Gerbang logika NOR dapat dibentuk dari Gerbang NAND. Terbentuk dari 4 buah NAND seperti
pada gambar 10.
Gambar 9.5. Simbol Gerbang Logika NOR
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 70
5. XOR
Gerbang logika XOR dapat dibentuk dari Gerbang NAND.Terbentuk dari 4 buah NAND seperti
pada gambar 12.
Gambar 9.6. Simbol Gerbang Logika XOR
6. XNOR
Gerbang logika XNOR dapat dibentuk dari Gerbang NAND.Terbentuk dari 5 buah NAND seperti
pada gambar 15.
Gambar 9.7. Simbol Gerbang Logika XNOR
D. Kegiatan :
D.1. Layout Gerbang Logika
Buatlah layout dari masing-masing gerbang logika di atas.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 71
5.2. Desain Layout Counter
A. Tujuan : membuat Layout Counter
B. Kemampuan : Mampu membuat Layout Counter
C. Teori :
Gambar 9.8. Counter Asinkron
Gambar 9.9. Counter Sinkron
D. Kegiatan :
D.1. Studi kasus Desain Counter
Dalam studi kasus counter, skematik counter telah selesai dilakukan dan output dari skematik
telah sesuai dengan apa yang diharapkan. Langkah selanjutnya adalah pembuatan layout dari
skematik D Flip-Flop dan Latch karena counter yang digunakan dalam kasus ini terdiri dari dua
blok rangkaian tersebut.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 72
Gambar 9.10. Skematik D Flip-Flop
Gambar 9.11. Skematik Latch
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 73
Rangkaian D Flip Flop terdiri dari 6 transistor PMOS dan 8 transistor NMOS, dengan
masing-masing ukuran W dan L adalah sebagai berikut:
Tabel 1. Ukuran W dan L transistor NMOS dan PMOS untuk D Flip-Flop
NAMA JENIS
TRANSISTOR UKURAN W/L
M1 PMOS 0.4 / 0.35
M2 PMOS 0.4 / 0.35
M3 NMOS 0.4 / 0.35
M4 PMOS 0.4 / 0.35
M5 NMOS 0.4 / 0.35
M6 NMOS 0.4 / 0.35
M7 PMOS 0.4 / 0.35
M8 NMOS 0.4 / 0.35
M9 NMOS 0.4 / 0.35
M10 PMOS 0.4 / 0.35
M11 NMOS 0.4 / 0.35
M12 PMOS 0.4 / 0.35
M13 NMOS 0.4 / 0.35
M14 NMOS 0.4 / 0.35
Gambar 9.12. Layout PMOS dan Lapisan Penutup
PMOS NPLUS
PPLUS
FIMP NTUB
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 74
Gambar 9.13. Layout NMOS dan Lapisan Penutup
Pada layout NMOS dan PMOS, masing-masing memiliki lapisan penutup. PMOS lapisan
penutup terdiri dari PPLUS, NPLUS, FIMP, dan NTUB. Lapisan penutup pada NMOS yaitu
NPLUS. Lapisan NPLUS pada PMOS dan NMOS dilapisi juga dengan NLDD. Untuk layout
counter, PMOS dan NMOS dirangkai sesuai dengan skematiknya, dan untuk menghubungkan
antar PMOS dan NMOS yang satu dengan yang lainnya digunakan lapisan yaitu:
- MET1 (Metal 1)
- MET2 (Metal 2)
- Poly1
Seperti yang ditunjukkan pada gambar 9.14 dan gambar 9.15 adalah rancangan untuk layout
counter dan latch, yang antara PMOS dan NMOS saling terhubung.
Gambar 9.14. Layout D Flip-Flop
NMOS
NPLUS
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 75
Yang membedakan antara rangkaian Latch dengan D Flip-Flop adalah tegangan
referensinya. Jika pada D Flip-Flop terdapat tegangan referensi yang diberikan oleh transistor
NMOS M14, maka pada Latch tidak terdapat transistor NMOS M14 sebagai tegangan referensi.
Rangkaian Latch terdiri dari 6 transistor PMOS dan 7 transistor NMOS, dengan masing-masing
ukuran W/L adalah:
Tabel 2. Ukuran W dan L transistor NMOS dan PMOS untuk Latch
NAMA JENIS
TRANSISTOR UKURAN W/L
M1 PMOS 0.4 / 0.35
M2 PMOS 0.4 / 0.35
M3 NMOS 0.4 / 0.35
M4 PMOS 0.4 / 0.35
M5 NMOS 0.4 / 0.35
M6 NMOS 0.4 / 0.35
M7 PMOS 0.4 / 0.35
M8 NMOS 0.4 / 0.35
M9 NMOS 0.4 / 0.35
M10 PMOS 0.4 / 0.35
M11 NMOS 0.4 / 0.35
M12 PMOS 0.4 / 0.35
M13 NMOS 0.4 / 0.35
Gambar 9.15. Layout Latch
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 76
Antara lapisan MET1, MET2, dan Poly1 agar saling terhubung harus menggunakan
konektor yaitu GB-Path, GB-Shape, Via-Point, dan Via-Shape. Pilih salah satu konektor dari
keempat konektor tersebut, dan sesuaikan ukurannya. Sebagai contoh, untuk menghubungkan
antara Poly1 dengan Metal1 gunakan konektor GB-Path dan ukurannya 0.8 µm.
Gambar 9.16. Interconnect GP-Path
D.2. Variasi rancangan layout untuk D Flip-Flop!
Gambar
P1M1 P2M2
M1M2 M2M3
M3M4
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 77
D.3. Variasi rangcangan layout untuk Latch!
Gambar
5.3. Desain Layout Op-Amp
A. Tujuan : Membuat layout OP-Amp
B. Kemampuan : Mampu Membuat Layout OP-Amp
C.Teori :
Untuk mendesain Layout OpAmp, terlebih dahulu harus dipahami tentang layout PMOS, NMOS
dan Kapasitor. Hal ini disebabkan karena desain OpAmp terdiri atas komponen tersebut. OpAmp
terdiri atas komponen Differensial, sumber arus, arus cermin dan buffer. Blok diagram OpAmp
dua stage diberikan seperti pada gambar dibawah :
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 78
Gambar 9.16. Layout Op-AMP
Desain skematik telah dibuat sebelumnya dan sudah disimulasikan, sehingga hasil skematik
OpAmp sudah teruji kebenarannya. Pengujian meliputi pengujian Open Loop Gain, Close Loop
Gain, Voltage Swing, BandWidth dan CMR.
D. Kegiatan :
D.1. Desain Layout Op-Amp
Desainlah layout berdasar pada desain skematik. Dengan metode yang sama dengan desain layout
sebelumnya, sehingga didapatkan hasil layout opamp seperti pada gambar dibawah
Gambar 9.17. Layout Latch
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 79
5.4. Desain Layout Komparator
A. Tujuan : Membuat layout Komparator
B. Kemampuann : Mampu membuat layout komparator
C. Teori :
Gambar 9.18. Rangkaian Komparator Dinamis
D. Kegiatan :
D.1. Desain Layout Komparator
Desain layout menggunakan software mentor graphic dengan teknologi AMS 0,35 Proses
CMOS. Untuk membuat layout tergantung pada variasi atau kreativitas masing-masing desainer.
Namun, teknologi ini memiliki beberapa aturan untuk mengurangi kesalahan desainer sehingga
memudahkan untuk proses fabrikasi. Kebutuhan untuk merancang komponen dibutuhkan
beberapa hal. Nilai W dan L yang digunakan untuk merujuk pada tata letak skema transistor.
Berikut adalah langkah-langkah untuk membuat transistor pada tata letak:
1. Aktivasi lapisan tata letak. Hal ini dilakukan dengan menekan LP Tampilkan menu untuk
menampilkan berbagai lapisan yang diperlukan dalam desain tata letak.
Gambar 9.19. Tampilan LP user
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 80
2. Penyajian menu tata letak fasilitas manufaktur. Hal ini dilakukan dengan menekan menu
Utilities HIT-Kit kemudian tekan Devices AMS.
Gambar 9.20 AMS Device Menu
3. Penyediaan komponen tata letak dengan menekan MOS PMOS
Gambar 9.21 MOS Tombol
4. Dalam jendela ini, ada komponen PMOS dan NMOS dengan memilih pmos4 dan nmos4. Nilai
diisi pada menu lebar W dan L panjang diisi pada menu.
Gambar 9.22 Isi Parameter MOS
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 81
5. Hubungan antara komponen menggunakan MET1 dengan ukuran lebar 0,5 m. MET1
menghubungkan sumber pmos4 ke VDD dan tiriskan nmos4 ke dasar. Hal ini dilakukan
dengan menekan tombol mouse kanan pada area kosong dalam tata letak ruang kerja, dan
kemudian tekan SHAPE ADD.
Gambar 9.22 Tambah Shape menu
6. Jendela dialog muncul di sisi bawah, dilakukan penekanan tombol Options.
Gambar 9.22 Opsi pada PATH ADD
7. Untuk mendapatkan MET1, dapat dilakukan dengan menekan MET1 lalu pilih satu lapisan
dan isi 0,5 lebar untuk mengatur lebar MET1. Sedangkan untuk memilih poli, dengan menekan
dan mengisi poly1 00:35 lebar. Jika menggunakan MET2, mengisi 0,6 lebar.
Gambar 9.23 Lapisan Seleksi Jendela Tata Letak
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 82
8. MET1 dan poly1 berhubungan dengan kontak tersebut sehingga keduanya dapat dihubungkan.
Hal ini dilakukan dengan menekan Utilities HIT Kit, maka AMS Interconnect
Gambar 9.24 AMS Interconnect
Menekan GB-Shape, datang jendela berikut. Jika Anda ingin menghubungkan poly1
dengan MET1, dengan memilih p1m1. Jika Anda ingin terhubung dengan MET2 MET1, menekan
m1m2. Untuk menentukan lebar kontak yang dikehendaki, mengisi kotak lebar.
Gambar 9.25: GB-Shape Jendela
Berikut adalah p1m1 tampilan kontak dan m1m2:
Gambar 9.26: (A) Kontak p1m1 (b) Kontak m1m2
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 83
Rangkaian komparator dinamis terdiri dari 32 bagian PMOS dan NMOS 34 bagian. Untuk
desain layout komparator dinamis menggunakan PMOS ukuran L = 0.35μm W = 2.1μm, dan
NMOS ukuran L = 0.35μm W = 2.1μm & 6.7μm. Ada tiga pin input sinyal dan dua pin output
sinyal pada unit komparator dinamis. Luas unit komparator dinamis adalah 2492.4μm ², setara
dengan 80.4μm × 31μm
Gambar 9.27: PMOS L=0.35𝜇𝑚 W=2.1𝜇𝑚.
Gambar 9.28: NMOS L=0.35𝜇𝑚 W=2.1𝜇𝑚.
Gambar 9.29 NMOS L=0.35𝜇𝑚 W=6.7𝜇𝑚.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 84
Gambar 9.30 : Dynamic Comparator Layout Area.
Pembuatan layout komparator ini berbasis skematik. Setelah dibuat skematik,selanjutnya
dilakukan pemeriksaan LVS (Layout vs Schematic).Kemudian melihat apakah cocok antara
skematik dan layout. Daerah layout pembanding dinamis adalah 2492.4μm ², setara dengan 80,4
pM × 31 pM.
Gambar 9.31: Layout Result of Dynamic Comparator.
Gambar 9.32:: Dynamic Comparator Layout DRC Rule Check.
Ada 112 kesalahan setelah memeriksa DRC Rule, tapi itu tidak masalah karena kesalahan hanya
peringatan yang dapat ditoleransi. Proses simulasi rangkaian komparator dinamis menggunakan
Mentor Graphics software dengan teknologi CMOS 0.35μm.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 85
Gambar 9.32. INN & INP Force
Simulasi rangkaian komparator dinamis diberikan tegangan input INN sebesar 0V sampai
3.3V dan 1.65V DC tegangan pada input tegangan INP sebagai tegangan referensi komparator.
Tegangan input INN adalah gelombang sinusoidal, diberikan penundaan sebesar -180ns, dan
frekuensi 4166666.667Hz.
Gambar 9.32. Clock Comparator Force.
Dalam simulasi ini komparator dinamis diberikan clock 100MHz dengan tegangan 0V
sampai 3.3V, periode clock1 × 10−8𝑠 dan lebar pulsa clock5 × 10−9𝑠.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 86
Gambar 9.33. Sinyal Rangkaian komparator Dinamis.
Ketika tegangan input INP lebih besar dari tegangan input INN, output high aktif dengan
bentuk output sinyal pulsa sebagai clock, tetapi fase yang berbeda 180 º, sedangkan output low
tidak aktif atau bernilai 0V. Meningkatkan nilai tegangan diterapkan pada INN maka tidak ada
perubahan hasil perbandingan. Ketika nilai tegangan input INP lebih rendah dari tegangan input
INN, output high tidak aktif dengan sinyal 0V. Ketika output rendah, bentuk pulsa mengikuti clock
diberikan pembanding, tetapi fase yang berbeda 180 º. Pada saat perpindahan ini disebut tegangan
set-point, ketika input tegangan INN adalah sama dengan tegangan input INP. Nilai idealnya
terletak di pusat dari tegangan yang diterapkan VDD (3.3V), sehingga nilai tegangan setpoint
adalah 1/2 Vdd = 1.65V. Perpindahan dari konversi atau tegangan set point sesuai di 1.65V dan
tidak ada pergeseran tegangan setpoint. Tegangan setpoint di 1.65V dalam praktek sudah sesuai
dengan teori bahwa setengah VDD.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 87
Bab 6. Verifikasi IC
6.1. Pengenalan Verifikasi IC
A. Tujuan : Melakukan verifikasi IC
B. Kemampuan : Mampu Melakukan verifikasi IC pada layout
C. Teori :
1. Konsep Text
Sebelum memulai melakukan verifikasi IC, diperlukan penambahan teks label yang
berfungsi sebagai label dari masing-masing port yang ada. Berikut ini adalah tabel layer yang
digunakan untuk penamaan port:
Tabel 1. Tabel layer untuk Label
Layer structure that represents the port Label for port recognition on layer
POLY1 P1PIN
MET1 M1PIN
MET2 M2PIN
MET3 M3PIN
MET4 M4PIN
PAD PADPIN
Cara memberikan penamaan pada port adalah dengan menggunakan alat (tool) text dengan
menekan tombol menu Objects→ Add → Text
2. ICrules - Interactive DRC
ICrules - Interactive DRC merupakan kelanjutan dari proses DRC yang terlah dijelaskan pada
pembahasan sebelumnya. ICrules - Interactive DRC ini dapat diakses dengan menekan Icrules-
>Check. Fungsi dari bagian ini masih sama yaitu untuk mengecek desain dari layout dan juga
geometri layout yang disesuaikan dengan aturan teknologi yang digunakan.
Secara default pengecekan DRC berisi pengecekan elektrikal atau disebut dengan Elecetrical
Rule Check(ERC_Check). ERC dapat diabaikan dalam pengecekan karena hanya berupa
informasi peringatan(warning). Oleh karena itu ERC dapat dinon-aktifkan dengan menekan
tombol ICrules->Select->Checks dan memilih kelompok ERC_Check untuk dihapuskan /
dinon-aktifkan dari proses DRC. Tidak hanya ERC_Check saja yang dapat dinon-aktifkan,
terdapat beberapa kelompok yang bisa dinon-aktifkan untuk memperingan proses DRC dan
kelompok-kelompok ini juga dapat diabaikan dalam proses DRC. Berikut ini adalah kelompok-
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 88
kelompok tersebut.
Tabel 2. Tabel Kelompok DRC di Non-aktifkan
Kelompok Penjelasan
ERC_CHECKS
Kelompok yang berkaitan dengan semua pengecekan
aturan elektrik(electrical rule checks)
INFO Kelompok yang berisi mengenai informasi dan bukan
merupakan aturan desain (design rule) dari teknologi.
COVERAGE Kelompok yang berisi semua pengecekan untuk
pencakupan (luas area) poly dan metal.
RECOMMENDATIO
N
Kelompok yang berisi semua pengecekan untuk
memberikan rekomendasi.
HOLECHECK_ALL Kelompok yang berisi semua aturan pengecekan
mengenai lubang (terputus/terpotong) metal.
HOLECHECK: Kelompok bagian dari Holecheck_all. Berisi
pengecekan metal yang hilang dalam desain.
GENLAY Kelompok yang berkaitan dengan pengecekan lapisan
pembungkus yang hilang.
SHORTED_PADS: Kelompok yang berisi pengecekan tetangkorsleting
input dan output pads (shorted IO-Pads). Perbaikan label
dibutuhkan untuk pengecekan ini.
ELEMENTS Kelompok yang berisi dengan pengecekan spesial.
LEAK_CHECK Kelompok yang berisi pengecekan khusus untuk
teknologi (H35)
TOP_LEVEL_CHEC
KS
Kelompok yang berisi pengecekan yang hanya
dibutuhkan untuk top level checking.
Pada pengecekan DRC akan didapatkan hasil seperti 'ILL_FLOATING_NET_ERC' dan
'ILL_MET1_NOT_VIA_CONT_ERC'. Hasil tersebut kesalahan di periphery cells untuk metal 1
ring pada bagian tepi luar yang digunakan sebagai guideline untuk scribeline. Kesalahan yang
lainnya berkaitan dengan metal holes pada power pads dari teknologi AMS standard cell libraries
dapat diabaikan. Perlu diingat hasil dari akhir dari DRC adalah pengecekan keseluruhan
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 89
Gambar 10.1. Memilih DRC check
3. Mask Layer Generation
Merupakan proses penambahan lapisan pembungkus. Lapisan tersebut adalah NLDD (N-LDD
Implant Layer), NLDD50 (5V N-LDD Implant Layer), FIMP (N-Field Implant Mask), NPLUS
(Arsenic Mask), NBUR (Buried Layer Mask, untuk BiCMOS).Pada teknologi 0,35mm lapisan
pembungkus yang wajib adalah NLDD dan FIMP.Untuk NLDD digunakan untuk membungkus
NMOS dan NPLUS.Sedangkan FIMP untuk membungkus PMOS dan PPLUS. Pada hasil proses
DRC kedua lapisan ini selalu dinyatakan missing, artinya NLDD dan FIMP pada layout belum
ada. Cara menambahkan lapisan ini ada dua cara. Yang pertama adalah cara manual yaitu
menambahkan satu persatu pada setiap area yang ditunjukkan. Yang kedua adalah cara otomatis
yaitu dengan menggunakan menu create mask layer. Caranya adalah Hit-Kit Utilities → Generated
Layers, gambar 10.2 merupakan cara membuat mask layer.
Gambar 10.2 Menambah Lapisan Pembungkus
4. Antenna Rule Check
Merupakan pengecekan spesial dari aturan desain, pengecekan ini tidak bisa diabaikan dan
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 90
harus diperbaiki.Biasanya antenna-rule digunakan pada metal 1 yang lebarnya kecil dan panjang.
Solusinya adalah mengganti dengan metal 2 yang lebih lebar dibandingkan metal 1. Untuk
pengecekannya dapat dilakukan dengan caraHit-Kit Utilities→ Antenna Check.
5. LVS (Layout Versus Schematic)
Layout Vesus Schematic merupakan cara menguji dan mencocokan layout dengan skema
rangkaian pada proses skematik. Pencocokan yang dilakukan pada tahap ini adalah
membandingkan jumlah dan hubungan jalur rangkaian serta jumlah komponen transistor. Kondisi
dalam LVS dikenal dengan istilah “Matched” untuk kecocokan dan “unmacthed” untuk
ketidakcocokan. Untuk menggunakan LVS dapat menekan tombol LVS seperti pada gambar 10.3.
Gambar 10.3 IC Trace (M)
Penjelasan Gambar 3sebagai berikut
a. Tombol back, digunakan untuk kembali ke bagian sebelumnya (top).
b. Load Rules, digunakan untuk mengambil file rules yang akan digunakan.
c. LVS, digunakan untuk melakukan LVS.
d. Netlist, digunakan untuk membuat file simulasi (.cir).
e. Cnet
f. Database, Digunakan untuk mengambil kembali database dari proses LVS.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 91
g. logic, digunakan untuk membuka dan menutup file skematik.
h. Viewpoint, digunakan untuk mengambil file view point.
Fungsi scan
a. Discraps, digunakan untuk mengecek bagian yang mengalami perpotongan
b. Nets, digunakan untuk mengecek jalur.
c. Devices, digunakan untuk mengecek device.
d. Show, digunakan untuk menampilkan pada posisi tertentu setelah proses LVS.
e. Unshow, digunakan untuk menghapus hasil tampilan pada posisi tertentu.
f. View, digunakan untuk posisi tertentu.
g. report, digunakan untuk menampilkan / melihat hasil lvs.
h. Setup, digunakan untuk mengatur pengecekan LVS.
D. Kegiatan:
D.1. Tahap-tahap LVS
1. Membuka jendela LVS dengan mengakses melalui IC Pallets →ICTrace(M) → LVS.
Tampilan gambar 4 adalah jendela LVS
2. Mengambil sumber file viewpoint skematik sebagai acuan dalam membandingkan
skematik dengan layout. Untuk mengambil sumber file viewpoint dengan menekan tombol
“browse” dan mengarahkannya ke path viewpoint skematik yang diinginkan seperti pada
gambar 4.
Gambar 10.4 Proses LVS 1
3. Tahap LVS secara sederhana hanya sampai dengan mengambil file viewpoint skematik
kemudian menekan tombol “OK” untuk melakukan LVS seperti pada gambar 10.5
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 92
Gambar 10.5. Proses LVS 2
4. Melihat laporan dari hasil LVS (Report) dengan cara menekan report → LVS. Gambar
6 merupakan hasil LVS. Terdapat dua status dalam hasil laporan LVS, pertama adalah
corret dan incorret.
Gambar 10.6. Proses LVS 2
5. Mengecek jalur dengan menggunakan tombol “Nets” untuk mengecek jalur rangkaian.
Gambar 7 merupakan tombol nets.
Gambar 10. 7. Nets
Terdapat tiga kondisi pada pengecekan nets.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 93
a. First, berfungsi untuk mengecek kondisi pertama jalur rangkaian
b. Next, berfungsi untuk mengecek ke kondisi berikutnya
c. Previous, Berfungsi untuk mengecek ke kondisi sebelumnya
6. Mengecek Jumlah komponen yang digunakan dapat menggunakan tombol “Device”
seperti pada gambar 8.
.
Gambar 10. 8. Devices
Terdapat tiga kondisi pada pengecekan device
a. First, berfungsi untuk mengecek kondisi pertama jalur rangkaian
b. Next, berfungsi untuk mengecek ke kondisi berikutnya
c. Previous, Berfungsi untuk mengecek ke kondisi sebelumnya.
7. Penjelasan Hasil Laporan LVS
a. Informasi hasil perbandingan, merupakan kesimpulan hasil dari perbandingan antara
layout dengan skematik. Hasil perbandingan ini dinyatakan dalam status correct dan
incorrect. Jika correct maka layout dinyatakan benar namun jika incorrect layout masih
harus diperbaiki kembali.
b. Jumlah koneksi dan komponen
c. Property Errors, merupakan informasi perbedaan ukuran nilai dari komponen transistor (w
dan l) antara layout dengan skematik. Disajikan dalam persentase, jika nilai persentasenya
kecil artinya mendekati ukuran skematik. Namun jika persentasenya besar (lebih dari 15%)
maka tidak sesuai dengan skematik.
d. Incorrect Substrat Error, merupakan informasi kesalahan koneksi dari substrat (Bulk)
e. LVS parameter, merupakan informasi parameter yang digunakan untuk melakukan LVS
f. Information and warning, berisi informasi dan peringatan yang harus diperhatikan.
D2. Latihan Verifikasi IC
1. Lakukan Verifikasi IC terhadap salah satu Layout yang telah anda buat (Counter, Op-amp,
Comparator, Mixed Signal).
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 94
Hasil Verifikasi Sebelum Perbaikan:
Hasil Verifikasi Setelah Perbaikan:
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 95
Bab 7. Finishing
7.1 Pengenalan Finisihing IC
A. Tujuan : Membuat PADS IC
B. Kemampuan : Mampu Membuat PADS IC
C. Teori :
1. Floorplan
Proses dari floorplan adalah floorplanning yang merupakan proses dari membuat dan
memperkirakan luas area dari chip yang akan digunakan untuk standart cell / pads pada desain
layout.
2. PADS
Merupakan sekumpulan pin-pin yang akan dijadikan penghubung dari luar IC dengan bagian
dalam IC atau disebut juga kaki-kaki dari IC. Di dalam PADS berisi rangkaian tertentu.Pads terdiri
dari dua jenis, yang pertama adalah PADS untuk Digital.Kemudian yang kedua PADS untuk
Analog dan sinyal campuran (Mixed signal).Tabel 4.1 merupakan PADS yang digunakan dalam
layout dalam bentuk library.
D. Kegiatan :
D.1.Tahap-Tahap Floorplan
Tahap-tahap membuat floorplan adalah sebagai berikut:
1. Menekan tombol “plan & place” pada Icassemble.
2. Menekan tombol “autofp”. Pada layar autofp ini kemudian menekan tombol “External Row
Attributes”. Pada layar seperti gambar 1 mengisi 4 bagian atau 4 sisi IC (bentuk IC persegi).
Mengisikan nilai “site type” pada 4 bagian teserbut. Untuk nilai “site type” mengacu pada table
4.1.
Tabel 4.1 Tabel Library Cell
Nomer site Nama Library 10 IOLIB_3/4M 11 IOLIB_ANA_3/4M 12 IOLIB_3B_3/4M 13 IOLIB_ANA_3B_3/4M 14 IOLIB_HV_3/4M, IOLIB_ANA_HV_3/4M 20 IOLIBC_3/4M 22 IOLIBC_3B_3/4M, IOLIBC_ANA_3B_3/4M
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 96
Gambar 11.1 Pengaturan Floorplan
Nilai-nilai pada tabel tersebut adalah nilai untuk bagian digital dan sinyal gabungan (mixed signal). Sebagai
contoh 2 sisi digital dan 2 sisi analog. Maka pengaturannya adalah top = 10, left = 10, bottom = 11, dan
right = 11. Artinya sisi atas dan sisi kiri adalah diperuntukkan layout digital (IOLIB_3B_4M) dan sisi bawah
dan sisi kanan adalah analog (IOLIB_ANA_3B_4M).Untuk orentasi hanyalah masalah posisi saja.
3. Jika sudah, menekan tombol ok. Maka hasil dari autofloorplan adalah seperti pada gambar2 dengan
luas 3 mm x 3mm.
Gambar 11.2. Hasil Autofloorplan
D.2.Komponen PADS
Berikut ini adalah cara komponen PADS.
1. Digital Pads
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 97
Untuk digital PADS terdapat tiga jenis library. Yang pertama adalah IOLIB_3B_4M,
IOLIBC_3B_4M dan IOLIB_4M.
2. Analog dan sinyal campuran(Mixed Signal)
Untuk digital PADS terdapat tiga jenis library. Yang pertama adalah IOLIB_ANA_3B_4M,
IOLIBC_ANA_3B_4M dan IOLIB_ANA_4M.
Perlu diingat untuk penggunaan dari keduanya harus sesuai dengan library yang sama. Misalnya pada
Digital menggunakan IOLIB_3B_4M maka pada Analog menggunakan IOLIB_ANA_3B_4M. Jika
Analog menggunakan IOLIB_ANA_4M ukuran dari pads akan berbeda dan menyebabkan terjadinya
kesalahan(error).
Contoh Penggunaan PADS
Berikut ini adalah contoh menggunakan PADSdengan 64 pin (16x4 pin).
1. Sisi atas dan sisi kiri untuk layout Digital, sisi bawah dan sisi kanan untuk analog.
2. Membuat IC dari bentuk PADS. Dengan cara menekan tombol menu Object → Add → cell,
gambar 3 cara mengambil library cell
Gambar 11.3 Mengambil PADS dari Library Cell
Untuk Digital diperlukan PADS IO, Corner, VDD, GND, dan VSS, maka mengambil cell dari
IOLIB_4M. Cell untuk “IO“ yang diambil adalah ITUP_3B, untuk corner diambil adalah
CORNERRP_3B, untuk VDD diambil cell VDD3ALLP_3B, untuk GND diambil cell
GND3ALLP_3B, dan untuk VSS diambil cell VSUBP_3B.
Untuk Digital diperlukan PADS IO, VDD, GND, dan VSS, maka mengambil cell dari
IOLIB_ANA_4M. Cell untuk “IO“ yang diambil adalah APRIOP_3B, untuk VDD diambil
cell AVDD3ALLP_3B, untuk GND diambil cell AGND3ALLP_3B, dan untuk VSS diambil
cell AVSUBP_3B.
3. Merangkai dan membentuk seperti IC. Dalam merangkai terdapat dua cara. Yang pertama adalah
menggunakan jarak antar PADS dengan menggunakan Spasi (PERI_SPACER). Dan yang kedua
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 98
tanpa menggunakan Spasi (PERI_SPACER). Untuk merangkai ada baiknya menggunakan fungsi
“flatten”, dikarenakan isi dari PADS adalah rangkaian. Jika rangkaian antara PADS satu dengan
lainnya tidak terhubung terutama jalur VDD dalam PADS akan mengakibatkan PADS tersebut
tidak dapat berfungsi.Gambar 4. adalah penerapan PADS dengan spasi antar PADS dan gambar 5.
penerapan PADS tanpa spasi.
Gambar 11.4.PADS dengan Spasi Gambar 11.5. PADS Tanpa Spasi
4. Gambar11.6. Hasil dari PADS 64 Pin.
Gambar 11.6. Hasil Pembentukan PADS 64 Pin
5. Selanjutnya menyalin (Copy) layout ke dalam SOC dan menghubungkan layout ke masing-masing
kaki-kaki (PADS) sesuai dengan jenisnya. Hasil akhir adalah seperti gambar 7 dengan sudah
ditutup dengan Metal 4 sebagai Lapisan Penutup dari IC.
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 99
Gambar 11.7. Hasil Akhir dari SOC
D.3. latihan soc 1. Buatlah SOC dari Layout yang telah anda buat dengan PIN 40.!
SOC 40 Pin
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 100
Bab 8. Pabrikasi
8.1. Proses Pabrikasi
A. Tujuan : Memahami dan mengenal proses pabrikasi
B. Kemampuan : Mampu mengenal proses pabrikasi
C. Teori :
Setelah semua tahap-tahap merancang telah dibuat, maka proses selanjutnya adalah Proses
pabrikasi. Proses Pabrikasi merupakan proses akhir dari desain Chip.
D. Kegiatan :
D. Langkah-langkah Pabrikasi
1. Mengubah file layout ke dalam file GDSII(.gds). Cara merubah kedalam bentuk GDSII
dengan menekan tombol pada ICStudio, File → Export → GDSII. Gambar 1 merupakan
cara merubah ke file GDSII. Hasil dari konversi adalah sebuah file berformat
nama_project.gds.
Gambar 12.1. Konversi GDSII
2. Mengisi formulir pengajuan pabrikasi. Untuk mengisi formulir pengajuan pabrikasi seperti
pada gambar.2. Formulir ini disertakan bersamaan dengan pengiriman file. Dalam
pengisian formulir perlu diperhatikan sebagai berikut
kode jadwal pabrikasi (CMP_RUN), untuk melihat kode jadwal pabrikasi dapat
melihatnya di “http://cmp.imag.fr/”. Pada menu Product -> memilih jadwal
(Schedule). Gambar 2 Jadwal tahun 2014 dan kode produksi untuk C35B4C3
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 101
Gambar 12.2. Konversi GDSII
Nama file (TOP_CELL), adalah nama dari file GDSII yang telah terbentuk
Proses yang digunakan (PROCESS), adalah tipe proses dari teknologi (misalkan
C35B4C3)
Libray pads yang digunakan (LIBRARY CELL). Jika menggunakan sinyal
campuran maka sertakan library untuk sinyal campuran. Misalkan
IOLIB_ANA_3B_4M.
Bentuk dari Formulir pabrikasi dapat dilihat pada akhir bab ini.
3. Melakukan pengunggahan file GDSII ke website dari pabrikan. Berikut ini adalah tahap-
tahap mengunggah file
Mengakses website “http://cmp.imag.fr/customers/identification.php”. Memasukkan
login dan pasword. Gambar 3 adalah halaman website cmp untuk pelanggannya.
Gambar 12.3. Halaman Web CMP Khusus Untuk Pelanggan
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 102
Pada halaman selanjutnya menekan menu “upload” kemudian memasukkan file GDSII
yang akan dikirim. Jika terdapat kondisi seperti gambar Gambar 4. Maka diperlukan
request terlebih dahulu barulah bisa mengunggah kembali. Setelah file GDSII
terunggah maka berikutknya mengunggah formulir pabrikasi.
Gambar 12.4. Halaman Unggah File (Upload) GDSII dan Formulir
Untuk informasi proses pabrikasi dapat melihanya di menu “Myruns” seperti pada
gambar 12.5. Dalam menu tersebut terdapat informasi dari file akan diproses.
Gambar 12.5. Informasi Hasil Pengiriman dan Proses Pabrikasi
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 103
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 104
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 105
D.2. Latihan proses pabrikasi
1. Buatlah file GDSII dari SOC yang telah dibuat!
2. Isilah formulir untuk pabrikasi!
Pusat Studi Mikroelektronika Dan Pengolahan Citra – Universitas Gunadarma Page 106
DAFTAR PUSTAKA
[1] Kurniawan, R. and Prasetyo, E., 2016. Konsep dan Metodologi Desain Analog CHIP-
Berbasiskan Teknologi disertai Penggunaan Tool.
[2] Wibowo, E.P., Disain Skematik, Layout dan Simulasi dengan Menggunakan Perangkat Lunak
Mentor GraphicsT M.
[3] Harahap, R.K., Prasetyo, E., Heruseto, B. and Afandi, H., 2015, December. Design analog
layout using schematic-driven eda tools. In 2015 International Conference on Electrical,
Electronics and Mechatronics. Atlantis Press.
[4] Bhatti, M.K., Minhas, A.A., Najam-ul-Islam, M., Bhatti, M.A., Haque, Z.U. and Khan, S.A.,
2012, August. Curriculum design using mentor graphics higher education program (hep) for
asic designing from synthesizable hdl to gdsii. In Proceedings of IEEE International
Conference on Teaching, Assessment, and Learning for Engineering (TALE) 2012 (pp. W1D-
1). IEEE.
[5] Baker, R.J., 2010. CMOS: Circuit Design, Layout, and Simulation.
[6] Nelson, V.P., 2015. Computer-Aided Design of ASICs Concept to Silicon.
[7] Wang, L.T., Chang, Y.W. and Cheng, K.T.T. eds., 2009. Electronic design automation:
synthesis, verification, and test. Morgan Kaufmann.
[8] Graphics, M., 2012. Modelsim-advanced simulation and debugging.
[9] Station, I.C. and Station, D.S.P., 2006, Mentor Graphics. San Jose, California.
[10] URL : http://cmosedu.com/cmos1/mentor/mentor.htm., diakses 20 juni 2017