thiet ke mach day

Nguyên

lýthiếtkế

mạch

dãy

Nguyễn

Quốc

Cườ

ng–

3I

Sequential logic design

2

Nộidung

•G

iớithiệu

•C

ácph

ầntử

haitrạngtháiổn

ñịnh

•F

lip-Flops

•P

hântích

cácm

áytrạng

tháiñồng

bộ

bở

ixungnh

ịp•

Thiếtkế

cácm

áytrạng

tháiñồng

bộ

bở

ixungnh

ịp


3

Tàiliệu

thamkhảo

•D

igital Design: P

rinciples & P

ractices –John F

W

akerly–

Printice

Hall


4

Giớ

ithiệu

•Mạch

logic dãy:–

output 2tín

hiệuinput tạithờ

iñiểmtn

–output 2

cảvào

tínhiệu

input trongquá

khứ

•V

ídụ: m

ạchñiều

khiểnchọn

kênhT

V sử

dụng

nútbấm

channel–up vàchannel-dow

n:–

nếu

trướ

cñó

kênhñang

chọnlà

9, nếu

bấmchannel-up thìkênh

lựa

chọnlà

10–

nếu

trướ

cñó

kênhñang

chọnlà

1, nếu

bấmchannel-up thìkênh

lựa

chọnlà

2–

...

•V

iệcsử

dụng

bảng

ñể

mô

tảcác

output phụ

thuộc

vàotổ

hợ

pcác

inputs ñốivớ

icácmạch

dãylà

KH

ÔN

G T

HỂ


5

Trạng

thái

•T

rongmạch

dãysử

dụng

kháiniệmtrạng

tháiñể

mô

tả:–

Trạng

tháicủamộtm

ạchdãy

làtập

hợ

pcác

biếntr ạng

tháimà

giátrịcủa

nótạim

ộtthờ

iñiểmchứ

añầy

ñủ

cácthông

tin cầnthiếttrong

quákhứ

chophép

xácñịnh

cáchoạt

ñộng

củamạch

trongtươ

nglai

–T

rongmạch

logic cácbiến

trạngtháich

ỉcóhaigiá

trị0 và

1.–

Số

trạngtháicủa

mạch

cón biến

trạngtháib

ằng2

n

trạngthái


6

Các

phần

tử2 trạng

tháiổnñịnh

Mạch

cóhaitrạng

tháiổnñịnh:

•Nếu

Q =

HIG

H thìQ

_L = LO

W•

Nếu

Q =

LOW

thìQ_L =

HIG

H


7

Phân

tíchtươ

ngtự

•X

emxét

ñiệnáp

Vout và

Vin

Giao

của2 ñ

ồthịtại3 ñiểm

ñólà

cácñiểm

cânbằng

củamạch:

•H

aiñiểmổn

ñịnh

(ứng

vớicác

trạngtháiQ

= 0 ho

ặcQ

= 1)

•Mộtñiểm

metastable: tạiñó

Vout1

vàV

out2có

giátrịñiện

ápnằm

giữa

mứ

c1

và0


8

Metastable

•T

hự

ctế

thờ

igianmạch

ởtrạng

tháimetastable

thườ

ngng

ắn, lýdo, ch

ỉcầnmộttác

ñộng

ñủ

lớn

củanhiễu

sẽkéo

nóvề

mộttrong

haitrạngthái

stable


9

Latch vàF

lip-Flops

•Latch và

Flip-flops là

cácphần

tửcơ

bản

trongmạch

logic dãy•

Flip-F

lops: dùngñể

chỉm

ộtthiếtbịlogic dãy

cókhả

năng

l ấymẫu

tínhiệu

ñầu

vàovà

thayñổitín

hiệuñầu

ratại

thờ

iñiểmñượ

cxác

ñịnh

bở

itínhiệu

xungnh

ịp•

Latch: dùngñể

chỉthiếtb

ịlogic dãycó

khả

năng

quansáttín

hi ệuinputs m

ộtcáchliên

tụcvà

cóthể

thayñổi

ñầu

racủa

nótạib

ấtkỳthờ

iñiểmnào

mà

khôngph

ụthu

ộcvào

tínhiệu

xungnhịp

•T

uynhiên

thườ

ng2 kháiniệm

nàycó

thể

sửdụng

như

nhau


10

S-R

Latch (Flip-flops)

S-R

flip-flop: (set-reset)R

= 1, S

= 0 �

Q =

0 (reset)S

=1, R

=0 �

Q =

1(set)Q

N : th

ườ

nglàñầu

bùcủa

Q, trong

cáctàiliệu

cònñượ

cký

hiệuQ

_L hay

Nếu

R =

0, S =

0 thìmạch

giốngnhư

mộtph

ầntử

bistableT

uy

nh

iên

tron

gtr��

ng

h�

pS

=R

=1 th

ìQ

= Q

N =

0


11

không ñoán ñượ

c trư

ớc giá

trịcủa Q

vàQ

N khi cả

R

và S thay ñ

ổi giátrịtại cùng th

ời

ñiểm


12

Ký hiệu


13

Trong công ngh

ệC

MO

S và

TT

L các cổng NA

ND

thườ

ng ñượ

c sửdụng h

ơn là

cổng NO

R


14

S –

R latch vớ

i Enable

•S

-R và

:output thay ñổi ph

ụthu

ộc vào R

vàS

input•

S-R

latch với E

nable: output th

ay ñ

ổi phụ

thuộc

vào R và

S ch

ỉvới ñiều kiện tín hiệu E

nable tích cự

c


15


16

D latch (D

flip-flops)


17

•D

latch: giống S-R

latch với R

là ñảo của S

:–

Tránh ñ

ượ

c trườ

ng hợ

p S=

R=

1 trong S-R

latch

•Vớ

i C =

1 (tích cực):

–D

= 1 �

Q =

1, QN

= 0

–D

= 0 �

Q =

0, QN

= 1

•D

latch vẫn gặp ph

ải vấn ñề

vềm

etastable khi D

và C th

ay ñ

ổi ñồng th

ời

•T

ín hiệu C (C

ontrol) còn ñượ

c ký hiệu như

làE

(E

nable), Clk (C

lock) hay G (G

ate)


18

Nếu D

thay ñổi trong kho

ảng thờ

i gian tsetupvà

tholdthìD

latch cóthể rơ

i vào trạng thái m

etastable hoặc không xác ñ

ịnh


19

D F

lip-flop tác ñộng theo sư

ờn lên

D flip-flop tác ñ

ộng theo sườ

n lên : sửdụng 2 D

latch:• D

latch

ñầu tiên ñ

ượ

c gọi là

master:

•CLK

= 0 �

latch mở

•CLK

= 1 �

latch

ñóng•D

latch thứ hai ñượ

c gọi là

slave:•

mở

trong suốt th

ời gian C

LK =

1, tuy nhiên giátrịcủa nó

chỉ th

ay ñ

ổi tại thờ

i ñiểm bắt ñ

ầu khi CLK

thay ñổi từ

0�

1 do master ñã ñóng và

không

thay ñổi trong kho

ảng thờ

i gian CLK

= 1


20


21

khi CLK

thay ñổi 0

�1 n

ếu ñiều kiện t_{hold} vàt_{setup} không th

ỏa mãn,

D flip-flop có

thể rơ

i vào trạng thái không xác ñịnh ho

ặc metasatble.


22

D flip-flop tác ñ

ộng theo sườ

n xuống


23

D flip-flop có

ñầu vào không ñ

ồng bộ

ðầu vào không ñ

ồng bộ

preset vàclear

Chú ý: tuy nhiên sơ

ñồ trê

n kh

ông ñượ

c dùng ñể

chế

tạo IC vìsố

gate lớn

(11 gates)


24Sơ

ñồ

D flip-flop sử

dụng 6 gates (thay vì 1

1 gates nh

ư ñã giớ

i thiệu trướ

c)


25

D flip-flop tác ñ

ộng theo sườ

n xung với ñầu

vào Enable


26

Master/S

lave S-R

flip-flop

Giống D

flip-flop: Q thay ñ

ổi tại thờ

i ñiểm sư

ờn xu

ống của xung Control

Khác D

flip-flop: Q ph

ụthu

ộc vào các tín hiệu input trong suốt th

ời gian

C=

1 trướ

c khi chuyển xuống 0 �

flip-flop tác ñộng theo xung


27

Trong trư

ờng h

ợp R

=S

=1, n

ếu C chuyển 1

�0 các outputs sẽ

rơi vào trạng

thái không xác ñịnh ho

ặc metastable


28

Master-S

lave J-K flip-flop

•J-K

flip flop tránh ñượ

c hiện tượ

ng của R-S

flip-flop khi cả

hai ñầu vào b

ằng 1


29

1s catching0s catching


30

•1s catching: tại sư

ờn xu

ống của xung C:

–J =

0, K = 1 th

ườ

ng Q =

0 vàQ

N =

1–

nh�

ng

Q =

1, QN

= 0, lý do là

cómột xung J =

1 tồn t ại khi C

= 1

•0s catching: tại sư

ờn xu

ống của xung C:

–J =

1, K = 0 th

ườ

ng Q =

1 vàQ

N =

0–

nh�

ng

Q =

0 vàQ

N =

1, lý do cómột xung K

= 1 tồn

tại khi C =

1

•ðể

J-K flip-flop ho

ạt ñộng ñúng yêu cầu J và

K

không thay ñổi trong su

ốt quátrình C

= 1


31

Flip-flop J-K

tác ñộng theo sư

ờn xung

•H

iện tượ

ng 1s và0 s catching có

thể

khắc ph

ục sử

dụng E

dge-Trigerred J-K

flip-flop


32


33


34

T (T

oggle) flip-flop

•T

flip-flop: thay ñổi trạng thái tại m

ỗi xung ñồng

hồ


35


36


37

Máy trạng thái ñ

ồng bộ

bở

i xung nhịp

•ðể

hiểu phân tích máy trạng thái (state-

machine), trư

ớc tiên xem

xét “cloked-synchronous state m

achine”:–

state machine: m

áy trạng thái, tổng quát cho mạch

logic dãy–

clocked: các phần tử

thay ñ

ổi trạng thái theo tín hiệu ñiều khiển

–synchronous: các ph

ần tử th

ay ñổi trạng thái b

ởi cùng

một tín hiệu clock


38

Cấu trúc của m

áy trạng thái(M

ealy machine)


39

•S

tate mem

ory:–

chứa n flip-flop ñ

ể lưu giữ

trạng thái hiện thờ

i của máy, có

2n trạng thái khác nhau

–các flip-flops ñ

ượ

c nối chung m

ột nguồn C

lock

•T

rạng thái tiếp theo của máy ñ

ượ

c quyết ñịnh b

ởi m

ạch N

ext-State Logic F

làmột hàm

của –

các biến current state–

các biến input

•O

utput logic G: là

hàm của:

–các biến current state

–các biến input

•F

vàG

làcác m

ạch logic tổhợ

p


40

•C

ác flip-flop cóthể

sửdụng:

–D

flip-flop–

J-K flip-flop

–T

uy nhiên khi thi ết kếmạch dãy thìD

flip-flop tác ñộng

theo sườ

n hay ñượ

c sửdụng vìviệc thiết kế

mạch

logic ngày nay sửdụng ch

ủyếu là

các IC logic lập

trình ñượ

c (ñượ

c chế

tạo cósẵn các D

flip-flop)

•O

utput phụ

thuộc cả

vào current state vàinput �

cấu trúc Me

aly

ma

ch

ine


41

Moore m

achine


42

Pipelined output

Yêu cầu: output trong m

ột chu kỳphụ

thuộc vào giá

trịstate vàinput của chu kỳ

trướ

c �sử

dụng thêm

một tầng nh

ớ (flip-flop) ñ

ến Mealy m

achine

Nếu ghép O

utput pipeline mem

ory như

làmột ph

ần của state-mem

ory �trở

thành Moore m

achine


43

Các biểu th

ức ñ

ặc trưng

•M

ô tảlatch hay flip-flop có

thể

sửdụng các biểu

thứ

c ñặc trư

ng (characteristic equation):–

Mô tả

trạng thái tiếp theo như

làhàm

của current state và in

put

–Q

uy ướ

c: Q* nh

ư là

“next value of Q”

•B

iểu thứ

c ñặc trư

ng không mô tả

ch

i tiết c

ác

hoạ

t ñộ

ng

the

o thờ

i gia

ncủa thiết b

ị(vídụ

D flip-

flop tác ñộng theo sư

ờn lên, xu

ống hay mứ

c thì ñều có

chung một biểu th

ức ñ

ặc trưng)


44


45

Phân tích m

áy trạng thái với D

flip-flop

•Gồm

3 bướ

c:–

Xác ñ

ịnh hàm F

vàG

–Sử

dụng F

và G ñể

xây dự

ng bảng state và

output ứ

ng với m

ỗi tổhợ

p current state vàcurrent input

–(option) V

ẽstate diagram


46


47

vídụ

phân tích

•Tại m

ỗi xung nhịp D

FF

(flip-flop) sẽsam

ple tín hiệu tại D

input vàtruyền ñ

ến ñầu ra Q

Q*=

D•

Có

2 D F

F:

–ký hiệu output là

Q0

vàQ

1 là2 biến trạng thái

–ký hi ệu input là

D0

vàD

1là

hai tín hiệu kích thích (excitation)

•B

iểu thứ

c kích thích (excitation equation):


48

•Sử

dụng biểu th

ức ñ

ặc trưng của D

FF

•T

hay biểu thứ

c kích thích:

biểu thứ

c này thể

hiện giátrịcác biến trạng thái tiếp

theo như

làhàm

của current state và cu

rrent in

put,

ñượ

c gọi là

các biểu thứ

c chuyển (transistion equation)


49

(a): transistion table4 trạng thái (Q

1,Q0) =

(0,0) (0,1) (1,0) (1,1)1 tín hiệu input E

N =

0 , 1có

8 tổhợ

p state/input

(b): state table: bằng cách gán tên cho các trạng thái

(0,0) = A

, (0,1) = B

, (1,0) = C

và(1,1) =

D ta có

bảng trạng thái (b)

S ký hiệu cho current state, S

*ký hiệu cho next state


50

•Từ

sở ñồ, xây d

ựng hàm

logic cho output

•Từ ñó

xây dự

ng bảng (c): state/output table


51

Mỗi vòng tròn (hay nút) ký hiệu cho m

ột state. Tên vòng tròn là

tên của stateC

ác state liên kết bở

i các mũi tên ch

ỉchiều chuyển trạng thái và ñiều

kiện chuyển


52

các bướ

c phân tích chi tiết


53

Vídụ

(bài tập vềnhà)


54

•excitation equation

•excitation equation

Transistion table


55

•output equation

state/output table


56

•B

iểu ñồ

trạng thái


57

•Mỗi liên kết ñ

ượ

c gán với m

ột biểu thứ

c �transistion expression

•C

huyển trạng thái xảy ra khi tổhợ

p các giátrị

input sao cho transistion expression = 1

•Nếu liên kết ñ

ượ

c gán “1”có

nghĩa là

luôn xảy ra


58

Phân tích state m

achine với J-K

flip-flop

•C

ác mạch clocked-synchronous state m

achine vớ

i J-K ff có

thể

phân tích giống như

là vơ

i D ff

với lư

u ý:–

Biểu th

ức kích thích cần ph

ải viết cho 2 input J vàK

–B

iểu thứ

c ñặc trư

ng của J-K ff là

Q*=

J ¢Q

’+ K

’¢Q


59


60

•B

iểu thứ

c kích thích

•B

iểu thứ

c chuyển trạng thái

•B

iểu thứ

c output


61


62


63

Các bư

ớc thiết kế

mạch logic dãy ñ

ồng bộ


64

Vídụ

Biểu diễn d

ạng tín hiệu theo thờ

i gian


65

Phân tích yêu cầu

•z

kbằng 1 n

ếu:–

Ak

= 0 và

Ak-1

= 0 ho

ặc–

Ak

= 1 và

Ak-1

= 1 ho

ặc–

B =

1 bắt ñ

ầu từthờ

i ñiểm (trong quá

khứ

) mà

tại ñóA

bằng nhau tại 2 xung nh

ịp liên tiếp (trong trườ

ng hợ

p này z=1 không ph

ụthu

ộc vào A)

•N

gượ

c lại z sẽbằng 0


66

Trạng thái (1)

•T

rạng thái ( trong khoảng th

ời gian từ

k ñến k+

1) •

A0 (Z

= 0)

–A

k= 0 và

Ak-1

= 1

–và

B =

0 tại thời ñiểm

mà trư

ớc ñó ñã có

một cặp giá

trịA bằng nhau (trong quá

khứ

)•

A1 (Z

= 0)

–A

k= 1 và

Ak-1

= 0

–và

B =

0 tại thời ñiểm

bất kỳ (như

vậy tại thời ñiểm

k, B có

thể

= 1 hoặc 0) m

à trướ

c ñó ñã

cómột cặp giá

trịA bằng nhau (trong quá

khứ

)•

OK

00 (Z =

1)–

Ak

= 0 vàA

k-1=

0–

B bất kỳ

•O

K11 (Z

= 1)

–A

k= 1 và

Ak-1

= 1

–B

bất kỳ

•O

KA

0 (Z=

1)–

Ak

= 0 vàA

k-1=

1–

B = 1 kể

từthờ

i ñiểmgần nh

ất cócó

cặp A có

giátrịb

ằng nhau•

OK

A1 (Z

=1)

–A

k= 1 và

Ak-1

= 0

–B

= 1 kểtừ

thời ñiểm

gần nhất có

cócặp A

cógiá

trịbằng nhau


67

Bảng chuyển trạng thái (1)


68

INIT

A0

OK

00A

1O

K11

A0

OK

00O

KA

1O

KA

0A

0O

K11

A0


69

Trạng thái (2)

•A

0 và A

1 tươ

ng tự như trê

n

•O

K0 (Z

=1)

–A

k=

0 vàA

k-1=

0 vàB

bất kỳ

–hoặc A

k=

0 vàA

k-1=

1 vàB

= 1 kể

từthờ

i ñiểmgần

nhất có

cócặp A

cógiá

trịbằng nhau

•O

K1 (Z

=1)

–A

k=

1 vàA

k-1=

1 vàB

bất kỳ

–hoặc A

k=

1 vàA

k-1=

0 vàB

= 1 kể

từthờ

i ñiểmgần

nhất có

cócặp A

cógiá

trịbằng nhau


70

Bảng chuyển trạng thái (2)


71


72

Tối thiểu hóa số

trạng thái

•Ý

tưở

ng giảm số

trạng thái làdự

a trên việc xác ñịnh

tr ạng thái tươ

ng ñươ

ng•

Hai trạng thái S

1và

S2 ñ

ượ

c coi là tư

ơng ñương nếu

thỏa m

ãn 2 ñiều kiện:

–S

1và

S2

cần tạo ra output giống nhau với tất cả

các tổhợ

p input–

Vớ

i mỗi tổ

hợp input, S

1và

S2

cần tạo ra next state giống nhau hoặc tư

ơng ñư

ơng


73

OK

00 vàO

KA

0 là tư

ơng ñương

OK

11 vàO

KA

1 là tư

ơng ñương


74

Biến trạng thái

•n flip-flop có

thể

mô tả

2n

trạng thái•

với s trạng thái cần ít n

hấ

t(log2 s) flip-flop �

cóthể

cómột số

trạng thái không sửdụng

•T

rong vídụ

với 5 trạng thái sẽ

cần ít nhất 3

flip-flop (d

ư 3 trạng thái không sử

dụng)

•C

húý: việc lự

a chọn số

biến trạng thái ít nhất

kh

ôn

g ñảm

bảo rằng:

–các biểu th

ức kích thích là

ñơn giản nh

ất–

các biểu thứ

c output là ñơn giản nh

ất–

mạch là

rẻnhất


75

•Làm

cách nào ñể

lựa ch

ọn sốbiến trạng thái và

tổhợ

p các biến trạng thái tổtối ư

u ???•

Câu trả

lời là: ph

ải tiến hành thử

tất cảcác

trườ

ng hợ

p cóthể�

tốn rất nhiều thờ

i gian:


76


77

Các trạng thái không sử

dụng


78

Tổng h

ợp sử

dụng D

flip-flop

•N

hắc lại: sử

dụng D

flip-flop có ưu ñiểm

:–

tồn tại ởdạng IC

rời cũng nh

ư trong các thiết b

ịlập trình ñượ

c–

Dễ

sửdụng (h

ơn so vớ

i J-K flip-flop) vìbiểu thứ

c ñặc trư

ng ñơ

n giản Q

* = D

•D

o (Q* =

D) do b

ảng transistion/output = excitation/output


79

Bảng excitation giống nh

ư bảng chân lý vớ

i các hàm logic D

1, D2, D

3 làhàm

của 5 biến (A,B

,Q1,Q

2,Q3) �

sửdụng ph

ươ

ng pháp tổng hợ

p hàm

logic “tổng của các tích hoặc tích của các tổng”

Nếu số

biến ít �có

thể

sửdụng ph

ươ

ng pháp bìa Karnaugh ñ

ểtổng h

ợp

hàm


80


81

•C

húý excitation b

ảng vàbảng chân lý có

sựkhác nhau:–

Bảng excitation không ch

ỉra hàm logic của tất cả

các t ổ

hợ

p input (các unused states)

•T

rong vídụ

trên, sửdụng quy tắc m

inimal-risk:

khi hệ

thống rơ

i vào unused state, thìnex-state sẽ

làtrạng thái 000:

–Vớ

i Q1 =

0 thì3 hàng cuối sẽ

là0


82

•Vớ

i bìa Karnaugh trên thu ñ

ượ

c biểu thứ

c kích thích

•Tươ

ng tựta có

thể

xây dự

ng hàm logic cho

output


83


84

sửdụng tiêu chu

ẩn minim

al-cost, next-state của các unused-state là

don’t-care �hàm

logic tổng hợ

p sẽ ñơn giản h

ơn


85


86

Tổng h

ợp m

ạch dãy sửdụng J-K

flip-flop

•J-K

flip-flop cóbiểu th

ức ñ

ặc trưng ph

ức tạp h

ơn

D flip-flop: Q

*= J ¢

Q’+

K’¢

Q•

Vớ

i nhiều input hơ

n, sửdụng J-K

cho phép mạch ñiều khiển tín hiệu excitation c

óthể

(không chắc ch

ắn) ñơn giản h

ơn

•T

hự

c tế:–

sửdụng J-K

flip-flop phùhợ

p cho các thiết kếvớ

i các IC

loại S

SI (S

mall-S

cale Integration) hơ

n làcác IC

khả

trình loại M

SI ho

ăck LSI

–H

iện nay trong các thiết kếvớ

i mạch logic kh

ảtrình

sửdụng ch

ủyếu là

D flip-flop


87

•Từ

bảng transistion k

hô

ng

thể

chuyển qua trực

tiếp

bảng excitation nh

ư ñối vớ

i D flip-flop:

–ðể

xây dự

ng J-K excitation table, cần xem

xét trạng thái hi ện tại và

cảnext-state (khác vớ

i D flip-flop ch

ỉcần quan tâm

next-state ñể

xây dự

ng biểu thứ

c kích thích)

–Sử

dụng b

ảng hoạt ñ

ộng của J-K flip-flop

d: don’t-care


88


89

Sử

dụng ph

ươ

ng châm m

inimal-risk: các trạng thái không sử

dụng sẽ

ñượ

c chuyển vềtrạng thái 000S

equential logic design90

•B

iểu thứ

c kích thích

(so với biểu th

ức kích thích sử

dụng D

flip-flop thì KHÔNG ñơn giản h

ơn)


91


92


93

Vídụ

thiết kếsử

dụng D

flip-flop(bài tập về

nhà)

Vídụ

1:


94

•Tại th

ời ñiểm

xét nếu số

bit 1s ñếm

tại X và

Y là

bội số

của 4 thìgiátrịoutput sẽ

bằng 1 �

sửdụng 4 trạng thái:

–S

0: trạng thái mà

tại X và

Y có

4n bits 1–

S1: trạng thái m

àtại X

vàY

có(4n+

1) bits 1–

S2: trạng thái m

àtại X

vàY

có(4n+

2) bits 1–

S3: trạng thái m

àtại X

vàY

có(4n+

3) bits 1


95


96

thiet ke mach day

Documents