AMS IC設計および検証

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Tanner Verify D A T A S H E E T

Tanner L-Edit IC Layoutとの統合により、素早くDRCを実行して簡単にDRC違反を表示／修正できるTanner Verify。構文ハイライト表示機能を持つエディタに表示されるデザインルールデック、DRCの実行結果、特定ルール違反のエラーマーカーをすべて Tanner L-Edit ICで確認できます。

包括的な物理検証環境アナログ／ミックスシグナル（AMS）IC設計の物理検証には、スピードが何より重要であり、Time-to-Marketを短縮するツールが常に求められています。また、コレクトバイデザイン（Correct-by-Design）やエラーのないレイアウトを実現する高いレベルの精度が求められるだけでなく、コマンドファイルを変換したり修正したりする作業が生じないようにファウンドリとの互換性も重要です。

Tanner Verifyは、AMS IC設計のデザインルールチェック（DRC）とネットリスト抽出を実行する包括的なソリューションです。迅速かつ効率的な設計検証を可能にするDRC／ネットリスト抽出機能に加え、設計のコスト効果を最大化するための高度な階層アルゴリズム技術も備わっています。また、ファウンドリの DRCおよび LVS（Layout Versus Schematic）コマンドファイルを変換や編集せずにそのまま読み込むことができます。検証プロセスに変更が生じた場合でも、ファウンドリから提供される新しい DRCまたは LVSコマンドファイルを参照しなおすだけで、最新のルールに素早く準拠できます。ルールファイルの編集と変換が不要であることに加え、設計者がファイルの内容を解釈する必要がないことから安心して作業できます。

� DRCを 1回実行するだけで複数の DRCコマンドファイルを連続して実行可能

� 複数のセル上でバッチ DRCの実行やネットリスト抽出が可能

� 130nm以降のプロセスノードに求められる非常に複雑なチェックを実行

� 直角、45度、全角度のレイアウトをサポート

� 単一の DRCルールをコマンドファイルから直接実行

機能と特長

� ファウンドリのコマンドファイルを 変換／編集せずにそのまま使用可能

� Tanner L-Edit ICツールに統合された階層型全角度対応 DRC

� LVS用にレイアウトからSPICEネットリストを抽出

� 高度な SPICEのファイルナビゲーション機能を使って、SPICEや LVS結果からレイアウトや回路図へクロスプロービングしながらLVSを実行

� DRCを 1回実行するだけで複数のDRCコマンドファイルを連続して実行可能

� 複数のセル上でバッチ DRCの実行やネットリスト抽出が可能

� アンテナチェックなど電気的ルールチェック（ERC）を実行

� 強化された違反表示機能（トップセルまたは違反セルの表示、ルールで指定された距離と実際に違反した距離の表示、修正した違反のマーク付けなど）

� DRC実行しながら同時にエラーを修正

� Windowsおよび Linuxの両方に対応で使用可能（プラットフォームに依存しない）

� 直観的ですぐに操作習得可能な使いやすさ

� 高品質のカスタマサポート

� 柔軟なライセンス形態

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エラーの迅速な検出と修正一般的な検証サイクルでは、検証ツールの実行そのものよりもエラーの修正に長い時間がかかります。高度な検証エラーナビゲータを備えるTanner Verifyは、レイアウトエディタでエラー箇所を瞬時に開いて表示し、DRC結果を簡潔かつ完全にサマリレポートに示すことで、このプロセスを高速化します。レポート上のエラーを選択すると該当セルが開き、選択したエラーがレイアウトの中心にくるように表示されるため、確認と修正がしやすくなります。

�トップセルまたはエラーが発生したセルでエラー箇所を表示

� ルールで指定された距離と実際に違反した距離を表示

� エラーを修正したらマーク付けして進捗状況を保存することで、次回その設計を開いたときに残りの修正箇所をすぐに判別

� SPICEファイルの高度なナビゲーション機能を使って、SPICEや LVS結果からレイアウトや回路図へクロスプロービングしながらLVSを迅速に実行

� Calibre DRC結果をインポートして Tanner L-Edit ICの検証エラーナビゲータに表示

DRCおよび LVSコマンドファイルの簡単な編集コマンドファイルを作成またはデバッグするには、コマンド言語の構文に関する特別な知識が必要です。Tanner Verifyには、DRCおよび LVSコマンドファイルの編集作業を高速化するためのテキストエディタが用意されています。このルール編集ツールは構文（キーワード）をハイライト表示してルールファイル作成を支援します。ルールファイルのレイヤ名を右クリックすると、全派生レイヤの構造をツリー表示したり、レイアウトエディタでレイヤを瞬時に生成したりできます。

� アンテナチェックなど接続性に基づいたルールをサポートしているため、デザインルールチェック（DRC）だけでなく電気的ルールチェック（ERC）の実行も可能

� Calibre®やケイデンス・デザイン・システムズ Draculaフォーマットの LVSコマンドファイルを使ってレイアウトから階層型の SPICEネットリストを抽出

� ビルトインデバイス向けにデフォルトプロパティを計算、またはユーザコードを作成して複数のピンレイヤや補助レイヤからカスタムプロパティを計算

� 64ビットエンジンによりキャパシティとパフォーマンスを増強して、非常に複雑な最新設計に対処

生産性の向上Tanner Verifyの検証エンジンによる階層 DRCおよびネットリスト抽出機能は、生産性を高める工夫がなされており、今日の IC設計に見られる階層や繰り返し構造をうまく活用した設計になっています。フラット型の検証エンジンに比べて大幅に高いパフォーマンスを発揮し、検証結果もよりシンプルに解釈しやくなりました。Tanner Verifyの階層ルールチェックエンジンは、エラーが発生したセルでエラーを検出します。そのため、フラット処理のように重複する多数のエラーの中から探し出す必要がなくなり、1つのエラー箇所を 1回修正するだけで良くなりました。

� Tanner Verifyの階層型抽出エンジンにより階層ネットリストを生成して、より簡単に LVSを実行。高度なデバイスパラメータや寄生素子の抽出が可能なため、ポストレイアウトシミュレーションをより正確に実行

� Tanner L-Edit ICに統合されているため、迅速かつ簡単にDRCを実行して、エラー箇所を表示および修正

� DRCはバックグラウンドで実行されるため、DRCを実行しながらレイアウト作業やエラー箇所の修正が可能