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ED

Cadence Confidential1

パワー・高耐圧系アナログ回路設計ソリューション

2010年1月29日日本ケイデンス・デザイン・システムズ社

テクニカル・フィールド・オペレーション本部ミックスシグナル・インプリメンテーション

佐藤

伸久

EDSFair

2010 特設ステージ

セッション5：「パワー・高耐圧系アナログ回路の現状と課題」

Cadence Confidential2

パワーエレクトロニクス応用分野

パワーMOS

IGBT

パワーモジュール

サイリスタ

電力

(W)

動作周波数(Hz)

100k

10k

10M

100M

1M

10

100

1k

10k

100k

1M

1k

100

10

Cadence Confidential3

パワー・高耐圧系アナログ回路設計３つのポイント

チップアセンブリ

回路設計

レイアウト設計

システム設計

物理検証

試作/テスト

量産

回路設計

レイアウト検証

Assura DRC/LVS

物理検証

回路設計環境Virtuoso Schematic Editor

[L] [XL]

シミュレーション環境Virtuoso Analog Design Environment

[L] [XL] [GXL]

シミュレータMMSIM

(Spectre, APS, SpectreRF,UltraSim, AMS Designer)

レイアウト設計

レイアウト設計環境Virtuoso Laｙout Suite

[L] [XL] [GXL]

素子抽出

QRC

IR/EM解析

VAVO/VAEO

1) シミュレーション

検証の高速化

2) 高精度なデバイス

モデリング

3) パワー回路の

配線寄生素子抽出

Cadence Confidential4

シミュレーション検証の効率化

‧

パワーマネージメント回路では

DC-DCコンバータがコアブロック

‧

通常の解析手法ではDC-DCコンバータ

シミュレーションに時間がかかる

‧

より効率的な設計/解析手法が必要

VrefVdd

Vref Vdd

Digital Controller

[StateMachine]

Vref VddVdd

Internal BoostSupply

VrefVdd

POR and Reference

Cadence Confidential5

AMS Designer： ミックスシグナル/ミックスレベルシミュレータ

SPICE

SPICEVerilog

AMS

Verilog

AMS

VHDL

Real, wreal

Verilog VHDL

e SystemVerilogSystemC

様々

な組

み合

わせ

のミ

ック

スシ

グナ

ル動

作検

証に

対応

IncisiveDigital

Simulator

実績あるシミュレーションエンジンを統合

Cadence Confidential6

AMS DesignerによるDC-DCコンバータの 高速/高精度解析手法

•

DC-DCコンバータのシミュレーションの課題–

計算速度：

アナログ的記述では、周波数の高いクロックに合わせてタイムポイントを取るため、計算時間がかかる

–

計算精度：

デジタル的記述では、スイッチの非線形特性を考慮できないため計算精度が落ちる

•

Verilog-AMSモデルで記述することで、アナログ/デジタルの利点を生かした検証が可能

Cadence Confidential7

高速化の理由

フルアナログの場合

アナログ波形の形を保つため、細

かいタイムステップが必要

デジアナ混在の場合

デジタルのイベントのところにアナロ

グの計算ポイントがあれば精度充分

デジタルイベント

アナログステップ

Cadence Confidential8

AMS

Designer による多電源対応

Analog

D A D

ネット名をプロパティとして継承(vdd3!) ネット名をプロパティとして継承(vdd5!)

3V 5V

上位階層のプロパティ

3V

vdd3!

5V

vdd5!

上位階層のプロパティ

vdd3! vdd5!

上位階層block 上位階層block

•

プロパティを付加することにより電源系統を区別

•

A-D変換エレメントはツール側が自動挿入

Cadence Confidential9

高耐圧コンパクトモデルの必要性

・高耐圧MOSは通常のバルクMOSとは構造が異なり、BSIM3/BSIM4ではシミュレーション精度が不足

-非対称ソース・ドレイン構造-電流集中効果-移動度劣化効果-相互コンダクタンス減少特性-自己発熱効果

等

・デバイス構造に合わせたモデルを使用することで精度を向上

-汎用高耐圧モデルを使用-

HVMOS, LDMOS (Cadence独自モデル)

-

HiSIM-HV

(広島大学/STARC様開発の日本発標準モデル)

-ユーザ独自モデルを使用-

BSIM3等をコアにしたSPICEマクロモデル

-

Verilog-Aモデル

-

シミュレータ組み込みモデル

Cadence Confidential10

高耐圧コンパクトモデルの現状

MOS系 Bipolar系

標準化モデル(CMC標準)

HiSIM-HV

プライベートモデルHVMOS(Cadence)LDMOS(Cadence)

HiSIM-IGBT(開発中)IGBT(Cadence)

・高耐圧コンパクトモデルは標準化のフェイズ

CMC：

Compact Model Council

(コンパクトモデル標準化委員会)

使用可能バージョン

Spectre

7.2(最新版) HiSIM-HV 1.2.0(最新版)/1.1.1/(1.0.2)

Spectre

7.1.x HiSIM-HV 1.1.1/(1.0.2)

・Spectreでのサポート状況

Cadence Confidential11

ユーザモデル組み込み手法の比較

マクロモデルシミュレータ

組み込みモデルVerilog-Aモデル

記述言語 SPICEネットリスト C/C++ Verilog-A

汎用性 高 低 高

難易度 低 高 中

スケーラビリティ 限定的 可 可

処理速度 中 高 高

収束性 中 良 良

Cadence Confidential12

パワー回路の配線寄生素子抽出

• パワーMOSを使用した回路の配線は

通常のアナログ回路とは異なる

– 太幅配線

– 多角形

– ビア接続

アナログ回路の配線

パワー回路の配線

• 配線内で電流分布が異なるため、

従来の寄生素子抽出手法では

特に配線抵抗の精度が取れない

Cadence Confidential13

寄生素子抽出ツールQRCの新しいメッシュ式抽出手法

•

メッシュ式抽出機能”meshR”

–

配線をメッシュ分割

–

各メッシュに対して抵抗成分を抽出

–

電磁界ソルバーより高速処理で同等の精度

mesh

Cadence Confidential14

まとめ

パワーマネージメント回路設計の3つのポイントに関する対応

• DC-DCコンバータのシミュレーション検証の高速化–

AMS言語を使用し、ミックスシグナルシミュレーション

• 高精度なデバイスモデリング– MOS系については標準化モデルが登場

– ユーザモデルで対応することも可能

• パワー回路の配線寄生素子抽出– 太幅配線をメッシュ分割抽出することで高精度化

Cadence Confidential15

寄生素子抽出ツールQRCの新しいメッシュ式抽出手法

•

メッシュ式抽出機能”meshR”

–

配線をメッシュ分割

–

各メッシュに対して抵抗成分を抽出

–

電磁界ソルバーより高速処理で同等の精度

mesh