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1
Tema 7 Registros y Contadores
© Luis Entrena, Celia López, Mario García, Enrique San Millán
Universidad Carlos III de Madrid
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 2
Contenidos
1. Registros Ø Registros con entrada serie y salida serie y paralelo Ø Registros con entrada paralelo y salida serie y paralelo Ø Registro universal de desplazamiento
2. Contadores Ø Contadores síncronos
• Concepto de contador síncrono.
• Síntesis como máquina de estados con biestables T. • Contador ascendente-descendente.
• Contadores con entradas de precarga, acarreo/habilitación y salida de acarreo.
• Aplicaciones con contadores síncronos: secuenciadores.
Ø Contadores basados en registros de desplazamiento • Contador en anillo. Contador Johnson.
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Registro
Dato(n) Q(n) Enable
Reloj
Reset
Clear Registro
“Circuito digital con dos funciones básicas: almacenamiento de datos y movimiento de datos” (Floyd) Es una colección de dos o más biestables tipo-D con una entrada común. Se utiliza para almacenar una serie de bits relacionados, como un byte (8 bits) de datos.
• Registra datos en los flancos activos del
Reloj
• “Borra” el contenido ante el nivel activo del
Reset
• Puede tener señales de Habilitación y Clear
síncronos
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Registro (1 bit)
Q
Reloj
Reset
0 1 Dato
Enable
Clear
Esquema
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Registro (4 bits)
Dato(0) Q(3)
Enable
Reloj
Reset
Clear
Registro 1 bit
Registro 1 bit
Registro 1 bit
Registro 1 bit
Dato(1) Dato(2) Dato(3)
Q(2) Q(1) Q(0)
Entrada paralelo/salida paralelo Esquema
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Registro de desplazamiento
Bit 0
• Registra datos en los flancos activos del Reloj. Desplaza los bits..
• “Borra” el contenido ante el nivel activo del Reset
• Puede tener señales de Habilitación y Clear síncronos
Bit 1 Bit 2 Bit 3
Es un registro que almacena y desplaza la información
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Registro de desplazamiento
• Un bit de entrada. Un bit de salida.
• Carga SERIE. Desplaza los bits.
• 4 Ciclos de reloj en cargar un dato
• 4 Ciclos de reloj en leer un dato
Entrada y salida SERIE
Bit 0 Entrada Bit 1 Bit 2 Bit 3 Salida
SISO
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Registro de desplazamiento
• Un bit de entrada. Cuatro bits de salida.
• Carga SERIE. Desplaza los bits.
• 4 Ciclos de reloj en cargar un dato
• 1 Ciclo de reloj en leer un dato
Entrada SERIE, salida PARALELO
S(0) S(1) S(2) S(3)
Bit 0 Entrada Bit 1 Bit 2 Bit 3
SIPO
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Registro de desplazamiento
• Cuatro bits de entrada. Un bit de salida.
• Carga PARALELO. Salida SERIE.
• 1 Ciclo de reloj para almacenar el dato
• 4 Ciclos de reloj para leer el dato
Entrada PARALELO, salida SERIE
Bit 0 Bit 1 Bit 2 Bit 3 Salida
D(0) D(1) D(2) D(3)
PISO
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Registro de desplazamiento
Dato Q(3)
Enable
Reloj
Reset
Clear
Registro 1 bit
Registro 1 bit
Registro 1 bit
Registro 1 bit
Q(2) Q(1) Q(0)
Entrada serie/ salida paralelo-serie Esquema
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Registro de desplazamiento
S_In
Q(3)
Enable
Reloj
Reset
Clear
Q(2) Q(1) Q(0)
S/P Dato(0)
Dato(3) Dato(1) Dato(2)
Registro 1 bit
Registro 1 bit
Registro 1 bit
Registro 1 bit
S_Out
Entrada serie-paralelo / salida paralelo-serie Esquema
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Registro de desplazamiento
S_In
Q(3)
Enable
Reloj
Reset
Clear
Q(2) Q(1) Q(0)
S/P
Dato(0)
Dato(3) Dato(1) Dato(2)
Registro 1 bit
Registro 1 bit
Registro 1 bit
Registro 1 bit
S_Out
Esquema
SISO
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Registro de desplazamiento
S_In
Q(3)
Enable
Reloj
Reset
Clear
Q(2) Q(1) Q(0)
S/P
Dato(0)
Dato(3) Dato(1) Dato(2)
Registro 1 bit
Registro 1 bit
Registro 1 bit
Registro 1 bit
S_Out
Esquema
PIPO
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Registro universal de desplazamiento
Registro de desplazamiento con entrada serie y paralelo. Los datos se pueden desplazar a izquierda o a derecha.
Dato Carga Serie. Desplazamiento a la Izquierda
Dato Carga Serie. Desplazamiento a la Derecha
Dato Entrada. N bits entrada Paralelo
Bit 0 entrada Serie
Dato Salida. N bits salida Paralelo
Bit 0 salida Serie
Q(n) CSDI
Reloj
Reset
Registro Universal
de desplazamiento Modo (2)
CSDD
D(n)
Modo de operación
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Registro universal de desplazamiento
Reloj
Reset Q(1) Q(0)
CSDD
11 10 01 00
Registro 0
Registro 1
Esquema Dato(0) Dato(1)
Modo
CSDI 11 10 01 00
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Registro universal de desplazamiento
Reloj
Reset Q(1) Q(0)
CSDD 11 10 01 00
Registro 0
Registro 1
Esquema Dato(0) Dato(1)
Modo
CSDI 11 10 01 00
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Registro universal de desplazamiento
Reloj
Reset Q(1) Q(0)
CSDD
11 10 01 00
Registro 0
Registro 1
Esquema Dato(0) Dato(1)
Modo
11 10 01 00
CSDI
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Registro universal de desplazamiento
Reloj
Reset Q(1) Q(0)
CSDD
11 10 01 00
Registro 0
Registro 1
Esquema Dato(0) Dato(1)
Modo
11 10 01 00
CSDI
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Contadores síncronos
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Contadores síncronos
Q(n) Enable
Reloj
Reset
Fin
Contador
Contador básico
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Contadores síncronos
Reset
Clk
Enable
Q
Fin
0 1 2 3 4 5 6 7 0 1
Cronograma de funcionamiento
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Contadores síncronos
Reset
Clk
Enable
Q
Fin
0 1 2 3 4 5 6 7 0 1
Cronograma de funcionamiento
Inicialización Asíncrona
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Contadores síncronos
Reset
Clk
Enable
Q
Fin
0 1 2 3 4 5 6 7 0 1
Cronograma de funcionamiento
Parada de cuenta
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Contadores síncronos
Reset
Clk
Enable
Q
Fin
0 1 2 3 4 5 6 7 0 1
Cronograma de funcionamiento
Fin de cuenta
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Contadores síncronos como FSM
1. Entradas y Salidas 2. Diagrama de estados. Asignación de estados. Biestables 3. Tabla de transiciones 4. Optimización 5. Esquemático
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Contadores síncronos como FSM
1. Entradas y Salidas
Q(3) Enable
Reloj
Reset
Fin
Contador
Contador en binario natural
de 0 a 7 Moore
Ena__Q-F
Entrada__Salidas
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Contadores síncronos como FSM
2. Diagrama de estados
0
1
2
3 4
5
6
7
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Contadores síncronos como FSM
2. Diagrama de estados
0
1
2
3 4
5
6
7
0 1
Ena__Q-F Entrada__Salidas
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Contadores síncronos como FSM
2. Diagrama de estados
0
1
2
3 4
5
6
7 1
Ena__Q-F Entrada__Salidas
0
0
1
0
0
0 0
0
1
1
1
1
1
0 1
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Contadores síncronos como FSM
2. Diagrama de estados
0 000_0
1 001_0
2 010_0
3 011_0
4 100_0
5 101_0
6 110_0
7 111_1
1 Ena__Q-F
Entrada__Salidas
0
0
1
0
0
0 0
0
1
1
1
1
1
0 1
Salidas
Moore
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Contadores síncronos como FSM
2. Asignación de estados
0 à 000 1 à 001 2 à 010 3 à 011 4 à 100 5 à 101 6 à 110 7à 111
Estado__Codificación
7 estados è 3 biestables
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Contadores síncronos como FSM
Entrada +Estado Estado siguiente Entradas T Salidas
E Q2 Q1 Q0 Q2 Q1 Q0 T2 T1 T0 Q2 Q1 Q0 Fin 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 1 0 1 0 0 0 1 0 1 0 0 1 1 0 1 1 0 0 0 0 1 1 0 0 0 1 1 1 1 1 1 0 0 0 1 1 1 0
32
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Contadores síncronos como FSM
Entrada +Estado Estado siguiente Entradas T Salidas
E Q2 Q1 Q0 Q2 Q1 Q0 T2 T1 T0 Q2 Q1 Q0 Fin 1 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 1 0 1 0 0 1 0 1 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 1 1 0 1 1 1 0 0 1 1 1 0 1 0 1 1 1 0 1 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 1 1 1 1 1 1 1
33
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 34
Contadores síncronos como FSM
4. Optimización
00 01 11 10
00
01
11
10
EnQ2 Q1Q0
T2
0 0 0 0
0 0 0 0
0 0 1 0
0 0 1 0
00 01 11 10
00
01
11
10
EnQ2 Q1Q0
T1
0 0 0 0
0 0 0 0
1 0 1 0
1 0 1 0
![Page 35: Tema07.Registros y Contadores](https://reader034.vdocuments.site/reader034/viewer/2022042519/55cf99b1550346d0339ead3c/html5/thumbnails/35.jpg)
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 35
Contadores síncronos como FSM
4. Optimización
00 01 11 10
00
01
11
10
EnQ2 Q1Q0
T0
0 0 0 0
0 0 0 0
1 1 1 1
1 1 1 1
00 01 11 10
00
01
11
10
EnQ2 Q1Q0
Fin
0 0 0 0
0 0 0 0
0 0 1 0
0 0 0 0
![Page 36: Tema07.Registros y Contadores](https://reader034.vdocuments.site/reader034/viewer/2022042519/55cf99b1550346d0339ead3c/html5/thumbnails/36.jpg)
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Contadores síncronos como FSM
4. Optimización
T2 = Q1·Q0·Enable
T1 = Q0·Enable
T0 = Enable
Fin = Q2·Q1·Q0·Enable
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37
Contadores síncronos como FSM
5. Esquemático
Reloj
Reset Q(2)
Q(1)
Fin
Esquema
Enable
T0 Q0 T1 Q1 T2 Q2 Q(0)
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Contadores síncronos
Q(n) Enable
Reloj
Reset
UpDown
Fin
Contador
Contador Ascendente/Descendente
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 39
Contadores síncronos (Asc/Desc)
Reset
Clk
UpDo
Enable
Q 0 1 2 3 4 5 6 5 4 3
Cronograma de funcionamiento
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 40
Contadores síncronos (Asc/Desc)
Reset
Clk
UpDo
Enable
Q 0 7 6 5 4 3 2 3 4 5
Cronograma de funcionamiento
Cuenta Descendente
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 41
Contadores síncronos (Asc/Desc)
Reset
Clk
UpDo
Enable
Q 0 7 6 5 4 3 2 3 4 5
Cronograma de funcionamiento
Cuenta Ascendente
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 42
Contadores síncronos
Dato(n)
Q(n) Enable
Reloj
Reset
Load
Clear
Fin
Contador
Contador con Precarga /Clear síncrono
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 43
Contadores síncronos
Reset
Clk
Clear
Enable
Load
Dato
Q 0 1 2 3 4 5 3
9 3
0 1 2
Cronograma de funcionamiento
![Page 44: Tema07.Registros y Contadores](https://reader034.vdocuments.site/reader034/viewer/2022042519/55cf99b1550346d0339ead3c/html5/thumbnails/44.jpg)
Inicialización Asíncrona
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 44
Contadores síncronos
Reset
Clk
Clear
Enable
Load
Dato
Q 0 1 2 3 4 5 3
9 3
0 1 2
![Page 45: Tema07.Registros y Contadores](https://reader034.vdocuments.site/reader034/viewer/2022042519/55cf99b1550346d0339ead3c/html5/thumbnails/45.jpg)
Habilitación de cuenta
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 45
Contadores síncronos
Reset
Clk
Clear
Enable
Load
Dato
Q 0 1 2 3 4 5 3
9 3
0 1 2
![Page 46: Tema07.Registros y Contadores](https://reader034.vdocuments.site/reader034/viewer/2022042519/55cf99b1550346d0339ead3c/html5/thumbnails/46.jpg)
Precarga de valor de cuenta
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 46
Contadores síncronos
Reset
Clk
Clear
Enable
Load
Dato
Q 0 1 2 3 4 5 3
9 3
0 1 2
![Page 47: Tema07.Registros y Contadores](https://reader034.vdocuments.site/reader034/viewer/2022042519/55cf99b1550346d0339ead3c/html5/thumbnails/47.jpg)
Inicialización Síncrona
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 47
Contadores síncronos
Reset
Clk
Clear
Enable
Load
Dato
Q 0 1 2 3 4 5 3
9 3
0 1 2
![Page 48: Tema07.Registros y Contadores](https://reader034.vdocuments.site/reader034/viewer/2022042519/55cf99b1550346d0339ead3c/html5/thumbnails/48.jpg)
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 48
Contadores síncronos (FSM)
Q(n) Enable
Reloj
Reset
Clear
Fin
Contador
Contador con entrada Clear Ejercicio
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 49
Contadores síncronos (FSM) Contador con entrada Clear
00
0
1
2
3 4
5
6
X0 11 01
01
00
00
00 00
00
01
01
01
01 1X
1X 1X 1X
1X
1X 01
Clear-Ena__Q-Fin
Entradas__Salidas
Ejercicio
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© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 50
Contadores síncronos (FSM) Contador con entrada Clear Ejercicio
![Page 51: Tema07.Registros y Contadores](https://reader034.vdocuments.site/reader034/viewer/2022042519/55cf99b1550346d0339ead3c/html5/thumbnails/51.jpg)
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008 51
Contadores basados en registros de desplazamiento
“Un contador basado en un registro de desplazamiento es básicamente un registro de desplazamiento con la salida serie realimentada a la entrada serie, de modo que se generen secuencias especiales” (Floyd)
Contador Johnson Bit 0 Bit 1 Bit 2
Contador en anillo Bit 0 Bit 1 Bit 2
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52
Contadores basados en registros de desplazamiento
Contador Johnson D0 Clk
Q0 D2 Clk
Q2
D1 Clk
Q1
Reloj
Q2 Q1 Q0 Ciclo
0 0 0 0 1 0 0 1 2 0 1 1 3 1 1 1 4 1 1 0 5 1 0 0 6 0 0 0 7 0 0 1
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008
Clk
Q0
Q1
Q2 2n patrones
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53
Contadores basados en registros de desplazamiento
Contador en anillo
Q2 Q1 Q0 Ciclo
0 0 0 1 1 0 1 0 2 1 0 0 3 0 0 1 4 0 1 0 5 1 0 0 6 0 0 1 7 0 1 0
© Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid, 2008
D0 Clk
Q0 D2 Clk
Q2 D1 Clk
Q1
Reloj
Reset
Clk
Q0
Q1
Q2 n patrones