tema 4 flip-flops 2009

8/2/2019 Tema 4 Flip-Flops 2009

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FlipFlip--FlopsFlops

IntroducciIntroduccin a los Sistemasn a los SistemasLLgicos y Digitalesgicos y Digitales

20092009

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008


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CLASIFICACIN SEGN TIPO DE SINCRONISMOFLIP-FLOPS ASINCRNICOS (No hay entrada de reloj)

FLIP-FLOPS SINCRNICOS Sensibles a nivel de reloj (1)

Sensibles a flanco de reloj (2)

CLASIFICACIN SEGN TIPO DE FUNCIN

FLIP-FLOPS ASINCRNICOS: Tipo /S/RTipo RS

FLIP-FLOPS SINCRNICOS: Tipo D (Delay)Tipo T (Toogle)

Tipo JK

NOTA: Algunos autores llaman en general a los Flip-flops comobiestables y en particular a (1) como latches y a (2) como Flip-flops.


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FlipFlip--FlopsFlopsConcepto de memoria

A

B

C A

B=C

t

t

En este ejemplo, una vez que la salida se pone a 1 por la realimentacinque existe con la entrada no hay manera alguna de que la salida sigarespondiendo a la entrada A.

Esto esconde una cierta capacidad de memorizar un evento ya que ahoraa diferencia de los circuitos combinatorios nos encontramos con uno deltipo secuencial: Aqu la salida no slo depende de la entrada sino ademsde su estado previo.

ESTE CONCEPTO ES MUY IMPORTANTE YA QUE LA CAPACIDAD DE UNCIRCUITO DE MEMORIZAR DA ORIGEN A UNA SERIE DE DISPOSITIVOSTALES COMO FLIP-FLOPS, CONTADORES, REGISTROS DE

DESPLAZAMIENTO, MICROPROCESADORES, MEMORIAS, ETC.


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Elemento bsico de memoria: El Flip-Flop asincrnico

A C

Una manera de poder almacenar unestado lgico a la salida de unacompuerta sera la de aplicar en undado momento una tensin a suentrada para que la salida vaya a 0 1

Una manera mas interesante es la de emplear por ejemplo lo siguiente

para poder disponer de dos entradas de control.

+Vcc

0V

El problema es la carga R

de realimentacin que degradala operacin de la compuerta.


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0V

/set

/reset

Esto mejora ya que disponemos de la salida Q (Q) y su negacin (/Q)La entrada /reset es tal que activa el borrado de Q (ponerla a 0) con

un valor de esa entrada en bajo (por eso el signo de negacin).La entrada /set es tal que activa el seteo puesta a 1 lgico de lasalida Q, siendo esta entrada activa en nivel tambin bajo.

Q/Q

FLIP-FLOPS ASINCRNICOS


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0V

/set

/reset

/QQ

+Vcc

0V

/set

/reset

+VccQ

/Q

Este circuito se

denomina:

FLIP-FLOP /S /R

REORDENANDO UN POCO:



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Q

P

/s

p

q

/r

ANLISIS DE FUNCIONAMIENTO:

Una manera de hacerlo es la de empleardiagramas de Karnaugh para seguir laevolucin de las salidas cuando hay cambiosen las entradas.

1111101010101111101001010000101011111111

11111111

0101

01011111

1111

01011111

1010

1111010111110000

0000qp

/s/r

1

2

SUPONDREMOS QUE

CADA COMPUERTA

TIENE UN RETARDO .


QP


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1111101010101111101001010000101011111111

11111111

0101

01011111

1111

01011111

1010

1111010111110000

0000qp

/s/r

Caso: /s/r = 11 y qp = 10

se pasa /r de 1 a 0

Q

P

/s

p

q

/r

1

2 0

1

1

1

0

El cambio en /r hace cambiar la salida P luego de 2 siendo QP = 11.luego el 1 en p hace que pasado un tiempo 1, pase Q a 0, quedando elcircuito ya estable en QP = 01.


QP


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1111101010101111101001010000101011111111

11111111

0101

01011111

1111

01011111

1010

1111010111110000

0000qp

/s/r

Caso: /s/r = 01 y qp = 10

se pasa /s de 0 a 1

EL CAMBIO EN /s NO TIENE EFECTO

Q

P

/s

p

q

/r

1

2

01

1

0

1

0

1


QP


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1111101010101111101001010000101011111111

11111111

0101

01011111

1111

01011111

1010

1111010111110000

0000qp

/s/r

Caso: /s/r = 10 y qp = 01

se pasa /r de 0 a 1

EL CAMBIO EN /r NO TIENE EFECTO

Q

P

/s

p

q

/r

1

2

10

0

1

1

1

0


QP


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1111101010101111101001010000101011111111

11111111

0101

01011111

1111

01011111

1010

1111010111110000

0000qp

/s/r

Caso: /s/r = 11 y qp = 01

se pasa /s de 1 a 0

El cambio en /s hace cambiar la salida Q luego de 1 siendo QP = 11.luego el 1 en q hace que pasado un tiempo 2, pase P a 0, quedando elcircuito ya estable en QP = 10.

Q

P

/s

p

q

/r

1

2

01

11

0

LOS ESTADOS EN ROJOSON INESTABLES

Nota: En ROJO se dibujaron estados intermedios


QP


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1111101010101111101001010000101011111111

11111111

0101

01011111

1111

01011111

1010

1111010111110000

0000qp

/s/r

Caso: /s/r = 00 y qp = 11

se pasa /s/r ambas a 1

Dependiendo de los valores relativos de los retardos el resultado finalser diferente:Si 1 = 2 el circuito oscilar con las salidas cambiando entre 00 y 11 auna frecuencia igual a 1/(21) = 1/(2).

Si1 2 las salidas quedarn en QP = 10.

Q

P

/s

p

q

/r

1

2

10

10

1

1

1

1


QP


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//Q(nQ(n))

1100

ProhibidoProhibido

//Q(nQ(n+1)+1)

Q(nQ(n))1111

00001111

ProhibidoProhibido

Q(nQ(n+1)+1)

11000000

/r/r/s/s

TABLA DE VERDAD DEL FLIP-FLOP /S/R

El estado /s/r = 00 se considera prohibido debido a la posible contingenciaque se quiera pasar de 00 a 11 y no se pueda garantizar el estado final de

las salidas. Adems /s /r = 00 d Q /Q = 11 lo que no es admisible.El estado /s/r = 11 denota la capacidad que tiene el Flip-Flop paramemorizar un evento.Q(n+1) denota el estado siguiente.Q(n) denota el estado actual.



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/s

/r

Q

/Q

2

1

RESPUESTA TEMPORAL DEL FLIP-FLOP /S/R

Aqu se consider que los retardos 1 y 2 son iguales.

En la realidad 1 y 2 son parecidos pero no iguales por lo que si segenera la secuencia de entrada 00 11, las salidas luego de una seriede oscilaciones terminarn en 01 10.

oscilacin

t

t

t

t



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0V

reset

set+Vcc

Q

/Q

Este circuito sedenomina:

FLIP-FLOP R S

ProhibidoProhibido

1100

//Q(nQ(n))//Q(nQ(n+1)+1)

ProhibidoProhibido111100001111

Q(nQ(n))Q(nQ(n+1)+1)

1100

0000ssrr El Flip-Flop RS est basado encompuertas NOR.

La condicin prohibida en estecaso es cuando rs = 11 ya que

si rs = 00 y se pasa a rs = 11el resultado de las salidas esimpredecible.Adems rs = 11 d Q /Q = 00lo que no es admisible.



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0V

/set

/reset

+VccQ

/Q

0V

0V

Vcc

Vout

Vout

t

EJEMPLO: INTERRUPTOR ANTIREBOTE

V (/set)

t

Vout

Vout

t



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FlipFlip--FlopsFlops FLIP-FLOPS SINCRNICOS DISPARADOS PORNIVEL

DATOS DEENTRADA

DATOS DESALIDA(Q Y /Q)

RELOJ(CLOCK)

RELOJ

SALIDAS

DATOSEJEMPLO DE UN FLIP-FLOPDISPARADO POR NIVEL

DE RELOJ EN ALTO

FLIP-FLOP

GENRICO

t

t

t

Las salidas podrn cambiar slo

cuando el reloj est en estado alto(2) respondiendo a su tabla deverdad.En bajo, Q y /Q mantienen el estadoanterior (1).

No interesasi cambianlas entradas

(1) (1)(2)

CLASIFICACINFF TIPO RSFF TIPO DFF TIPO JK

FF TIPO T


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FlipFlip--FlopsFlops FLIP-FLOPS SINCRNICOSDISPARADOS POR NIVEL

FLIP-FLOP RS sincrnico

Q

/Q

S

CLK

R

FF

RS

//QQnnQQnnXXXX0011

111111

CLKCLK

ProhProh..

1100

//QQnn

//QQnn+1+1

PProhroh..1111

00001111

QQnn

QQnn+1+1

11000000

SSRR

TABLA DE VERDAD

Indica que no interesa elestado de las entradas R y S.Las salidas mantienen el estadoanterior antes de la bajada deCLK.

Caso: ACTIVO EN NIVEL ALTO


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Q

/Q

/sa

/ra

S

CLK

R

?

FLIP-FLOP RS BASADO EN FLIP-FLOP /S/R ASINCRNICO

La caja negra es un circuito de lgica combinatoria con 3 entradas y2 salidas tal que dependiendo de los valores de S, R y CLK, ponga en

las entradas /sa y /ra los valores correctos para que el conjunto cumplacon la tabla de verdad del Flip-Flop RS sincrnico.


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Q

/Q

/sa

/ra

S

CLK

R

?FLIP-FLOP RS BASADO ENFLIP-FLOP /S/R ASINCRNICO

1111XXXX001111

1111

CLKCLK

XX00

1111

//rara

XX1111 110011

0011

//sasa

11000000

SSRR

TABLA DE VERDAD

Podemos jugar con losdontt care para simplificarlas funciones de salida de/sa y /ra ya que la combinacinRS = 11 es prohibida y se suponeno se va a usar nunca.


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FlipFlip--FlopsFlops FLIP-FLOPS SINCRNICOS

Q

/Q

/sa

/ra

S

CLK

R

CIRCUITO FINAL DEL FLIP-FLOP RS SINCRNICO

DISPARADO POR NIVEL ALTO DE RELOJ


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S

R

CLK

Q

/Q

2

1

RESPUESTA TEMPORAL DEL FLIP-FLOP RS DISPARADO POR NIVEL

oscilacin

t

t

t

t

FLIP-FLOPS SINCRNICOS

Se considera aqu que 1 = 2.

En general el estado final de las salidas ser incierto.


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FLIP-FLOP JK sincrnico

Q

/Q

J

CLK

K

FF

JK

//QQnnQQnnXXXX0011

111111

CLKCLK

QQnn

0011

//QQnn

//QQnn+1+1

//QQnn1111

11001100

QQnn

QQnn+1+1

11000000

KKJJ

TABLA DE VERDAD

Las salidas mantienen el estadoanterior antes de la bajada deCLK.


Para JK = 11 las salidas estarnoscilando permanentemente siel CLK est en 1.

lFli lFl


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Q

/Q

/sa

/ra

J

CLK

K

CIRCUITO FINAL DEL FLIP-FLOP JK SINCRNICO



FliFli FlFl


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J

K

CLK

Q

/Q

2

1

RESPUESTA TEMPORAL DEL FLIP-FLOP JK DISPARADO POR NIVEL

oscilacin

t

t

t

t


A diferencia del Flip-Flop RS aqu siempre hay oscilacin cruzada entre Qy /Q ya que JK=11 y se niega el estado siguiente de Q.

FliFli FlFl


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FLIP-FLOP D sincrnico

Q

/Q

D

CLK

FF

D

//QQnnQQnnXX001111

CLKCLK

0011

//QQnn+1+1

1100

QQnn+1+1

1100

DD

TABLA DE VERDAD

Indica que no interesa elestado de las entrada D.Las salidas mantienen elestado anterior antes de

la bajada de CLK.


Este Flip-Flop se denomina tambin copiador ya que la salidaresponde poniendo el mismo valor que aparece en la entradacuando es habilitado por la seal de reloj.


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FlipFlip FlopsFlops


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D

CLK

Q

1

RESPUESTA TEMPORAL DEL FLIP-FLOP D DISPARADO POR NIVEL

t

t

t


FlipFlip FlopsFlops


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FLIP-FLOP T sincrnico

Q

/Q

T

CLK

FF

T

//QQnnQQnnXX001111

CLKCLK

QQnn//QQnn

//QQnn+1+1

//QQnnQQnn

QQnn+1+1

1100

TT

TABLA DE VERDAD


Este Flip-Flop se denomina tambin basculante toogle ya quela salida responde poniendo el estado negado que aparece en laentrada cuando es habilitado por la seal de reloj cuando T = 1.

FlipFlip-FlopsFlops FLIP FLOPS SINCRNICOS


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T

CLK

Q

1

RESPUESTA TEMPORAL DEL FLIP-FLOP T DISPARADO POR NIVEL

t

t

t


FlipFlip--FlopsFlops FLIP FLOPS SINCRNICOS


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//QQnnQQnnXXXX00

111111

11CLKCLK

QQnn

0011

//QQnn

//QQnn+1+1

//QQnn111111001100

QQnn

QQnn+1+1

1100

0000KKJJ

TABLA DE VERDAD DE JK

DISEO DE FLIP-FLOP TIPO D BASADO EN UNO JK

USANDO UN NEGADORENTRE J Y K YENTRANDO EL DATODESDE J OBTENEMOSLA TABLA DE VERDAD

DE UN FLIP-FLOP D



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FlipFlip FlopsFlops FLIP-FLOPS SINCRNICOS

Q

/Q

/sa

/ra

J

CLK

K

CIRCUITO FINAL DEL FLIP-FLOP D SINCRNICO


D




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FlipFlip FlopsFlops FLIP-FLOPS SINCRNICOS

//QQnnQQnnXXXX00

111111

11CLKCLK

QQnn

0011

//QQnn

//QQnn+1+1

//QQnn111111001100

QQnn

QQnn+1+1

1100

0000KKJJ

TABLA DE VERDAD DE JK

DISEO DE FLIP-FLOP TIPO T BASADO EN UNO JK

UNIENDO J CON K

OBTENEMOS LATABLA DE VERDADDE UN FLIP-FLOP T


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FlipFlip FlopsFlopsDISPARADOS POR FLANCO

Q

/QCLK

FFX

DATOS

Un Flip-Flop disparado por flanco es aqul que slo modifica sus salidasen un instante anterior a la deteccin del flanco de la seal de relojque activa su mecanismo interno.Por lo tanto el FF puede ser sensible a flanco ascendente ( de subida)

a flanco descendente ( de bajada) del reloj.

FLANCO DE SUBIDA FLANCO DE BAJADA



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Flipp FlopspDISPARADOS POR FLANCO

Q

/Q

J

CLK

K

FF

JK//QQnnQQnnXXXX00 11

CLKCLK

QQnn

0011

//QQnn

//QQnn+1+1

//QQnn111111001100

QQnn

QQnn+1+1

11000000

KKJJ

TABLA DE VERDAD

DISPARO POR FLANCOASCENDENTE O DE SUBIDA



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pp ppDISPARADOS POR FLANCO

//QQnn

QQnn

XX00 11

CLKCLK

0000

//QQnn+1+1

1100

QQnn+1+1

1100

DD

TABLA DE VERDAD

Q

/Q

D

CLKFF

D

DISPARO POR FLANCOASCENDENTE O DE SUBIDA



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pp ppDISPARADOS POR FLANCO

//QQnn

QQnn

XX00 11

CLKCLK

QQnn//QQnn

//QQnn+1+1

//QQnnQQnn

QQnn+1+1

1100

TT

TABLA DE VERDAD

Q

/Q

T

CLKFF

T

DISPARO POR FLANCO

ASCENDENTE O DE SUBIDA

FlipFlip--FlopsFlops FLIP-FLOPS SINCRNICOSS OS O CO


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p pDISPARADOS POR FLANCO

FLIP-FLOP TIPO D DOBLE DISPARADO POR FLANCO ASCENDENTECON ENTRADAS ASINCRNICAS DE SET Y RESETTECNOLOGA CMOS

74HC74 74HCT74


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FlipFlip--FlopsFlops FLIP-FLOPS SINCRNICOSDISPARADOS POR FLANCO74HC74 74HCT74


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DISPARADOS POR FLANCO74HC74 74HCT74

ESQUEMTICO

CIRCUITO IMPLEMENTADO EN TECNOLOGA CMOS BASADO EN ELEMPLEO DE COMPUERTAS PASS-GATE E INVERSORES (AQU LAS NORHACEN LAS VECES DE ESTAS COMPUERTAS PARA SUMAR LAS FUNCIONESDE AJUSTE (SET) Y BORRADO (RESET) ASINCRNICOS.



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tSU es el tiempo deSET-UP o tiempo deAJUSTE. Es el tiempoen que la entrada Ddebe estar estable

antes que llegue elflanco activo del CLK.Caso contrario el FFpuede tomar mal eldato.

tH es el tiempo deHOLD o de manteni-miento. Es el tiempomnimo que la entradadebe mantener suvalor luego que hayapasado el flanco activode CLK.



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Las entradas asincrnicasse activan en nivel bajo.Para poner Q a 1 se debetener /SD en bajo y /RDen alto.

Para poner Q a 0 se debetener /RD en 0 y /SD enalto.

Est prohibido poner ambas

entradas a nivel bajo yaque no se puede garantizarel estado que resulte en Q.

Para que el FF funcionenormalmente se debenponer ambas entradas a 1.



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FLIP-FLOP TIPO JK DOBLE DISPARADO POR FLANCO DESCENDENTECON ENTRADA ASINCRNICA DE RESET EN TECNOLOGA CMOS



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DISPARADOS POR FLANCO

CIRCUITO IMPLEMENTADO EN TECNOLOGA CMOS BASADO EN ELEMPLEO DE COMPUERTAS PASS-GATE INVERSORES Y OTRAS, QUEPERMITEN ADEMS EL BORRADO (RESET) ASINCRNICO DEL FF.

ESQUEMTICO

FlipFlip--FlopsFlops 74HC107 74HCT107FLIP-FLOPS SINCRNICOSDISPARADOS POR FLANCO


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Se definen losmismos tiemposque en el casodel FF D.

Lo sombreadosignifica que noes importantelo que valganen esos tiempos

las entradas.



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La entradaasincrnicas /R seactiva en nivel bajoy pone Q a 0.

Para que el FFfuncione normal sedebe poner /R a 1.


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LA ENTRADA DE MASTER RESET (/MR) SE ACTIVA EN BAJOBORRANDO LOS CONTENIDOS DE LOS 8 FLIP-FLOPS.



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SE OBSERVA QUE EL RESET ES ASINCRNICO ACTIVO EN BAJO.LA CARGA DE DATOS AL FLIP-FLOPS ES SINCRNICO CUANDOSE DETECTE UN FLANCO DE SUBIDA EN EL RELOJ.



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FLIP-FLOP TIPO D OCTUPLE DISPARADO POR FLANCO ASCENDENTECON SALIDAS TRI-STATE (DE TERCER ESTADO ALTA IMPEDANCIA)TECNOLOGA CMOS


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TERCER ESTADO


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TERCER ESTADO:

IMAGINAR IDEALIZADO EL CIRCUITO DE SALIDA DE UN BUFFERCOMO SIGUE:

A C

0V

+Vcc

A CL1

L2UNA SALIDA NORMAL DEUNA COMPUERTA SE PUEDEVER COMO DOS LLAVESL1 Y L2 DONDE PARA PONERUN 0 SE CIERRA L2 Y SEABRE L1 Y VICEVERSA.

UNA COMPUERTA TRI-STATE ES AQUELLA QUE ADEMS PUEDE PONERAMBAS LLAVES ABIERTAS SIMULTANEAMENTE CON LA AYUDA DE UNAENTRADA AUXILIAR DE CONTROL DENOMINADA ESTE CASO:OUTPUT-ENABLE /OE (ESTO LTIMO SE HA AGREGADO EN AMARILLO).

/OE



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CON /OE = 1 LAS SALIDAS QUEDAN FLOTANTES.CON /OE = 0 LAS SALIDAS RESPONDEN NORMALMENTE.



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Al aplicar un pulso positivo en /oe se deshabilitan las salidastemporalmente. aqu se indican los tiempos que tienen relevancia enestas condiciones: tpLZ Y tpHZ son los retardos al deshabilitar las salidasmientras que tpZL Y tpZH los retardos generados al querer habilitarlas.



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FlipFlip--FlopsFlops FLIP-FLOPS SINCRNICOSDISPARADOS POR FLANCO

TCLKDIAGRAMAS DE


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D

CLK

Q

RetardoCLK Q

Retardo MUX I3 Z

t SET-UP del FFtGUARDA

TIEMPO JK = 11

CALCULO

DE

LA

VELO

CIDADD

E

RESPUESTA

FlipFlip--FlopsFlops FLIP-FLOPS SINCRNICOSDISPARADOS POR FLANCO


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DEL EJEMPLO ANTERIOR SE DEDUCE QUE LA MXIMA FRECUENCIADE RELOJ QUE PUEDE EMPLEARSE ES:

Frec. (mx) =

1

Retardo FF (CLKQ)+ Retardo MUX + tSET-UP

NOTA: EN GENERAL EL TIEMPO DE HOLD DEL FLIP-FLOP NO SE

CONSIDERA YA QUE COMO EN ESTE CASO LA SEAL EN D CAMBIALUEGO DE LA CADENA DE RETARDOS DADA POR LA SALIDA /Q Y ELMUX POR LO QUE EL t(HOLD) SE RESPETA.

CALCULO

DE

LA

VELO

CIDADD

E

RESPUESTA


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69/70


Bibliografa:


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Bibliografa:

Apuntes de teora: Flip-Flops. S. Noriega.

Libros: Sistemas Digitales. R. Tocci, N. Widmer, G. Moss. Ed. Prentice Hall. Diseo Digital. M. Morris Mano. Ed. Prentice Hall. 3ra edicin. Diseo de Sistemas Digitales. John Vyemura. Ed. Thomson. Diseo Lgico. Antonio Ruiz, Alberto Espinosa. Ed. McGraw-Hill.

Digital Design:Principles & Practices. John Wakerly. Ed. Prentice Hall. Diseo Digital. Alan Marcovitz. Ed. McGraw-Hill. Electrnica Digital. James Bignell, R. Donovan. Ed. CECSA. Tcnicas Digitales con Circuitos Integrados. M. Ginzburg. Fundamentos de Diseo Lgico y Computadoras. M. Mano, C. Kime.

Ed. Prentice Hall. Teora de conmutacin y Diseo lgico. F. Hill, G. Peterson. Ed. Limusa

tema 4 flip-flops 2009

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