software de desenvolupament dels pldspersonal.biada.org/~jhorrillo/plds_total.pdf · dispositius...

Dispositius lògics programables (PLDs)

SOFTWARE DE DESENVOLUPAMENT DELS PLDs

1 INTRODUCCIÓ Bàsicament es poden classificar en:

• Programadors de PLDs específics. Subministrats pels fabricants permetent només la programació dels seus PLDs.

• Programadors de PLDs universals. Permeten la programació de tots els PLDs del mercat.

Alguns programadors de PLDs són:

• A+PLUS d’Altera Corporation. • PALSM de MMI (AMD). • ABEL (Advanced Bolean Expresión Language) de Data I/O Corporation. • LOG/iC d’Isdata. • CUPL Universal Compiler for Programable Logics) de Logical Device. • PLDesgner de Minc Incorporated. • PLA (Programable Logic Analysis). • SNAP (Síntesi, Netlist, Analysis and Programing) de Philips. • Orcad/PLD d’Orcad Corporation.

2 ETAPES EN EL DESENVOLUPAMENT D’APLICACIONS

1. DISSENY. Es realitza utilitzant un editor de text o un software de captura d’esquemàtics.

2. COMPILACIÓ I VERIFICACIÓ. Es genera un fitxer de sortida en format

JEDEC que conté informació sobre l’estat en què han de quedar els fusibles del PLD seleccionat. A més a més del mapa de fusibles a fondre, als fitxers JEDEC també es poden emmagatzemar els anomenats vectors de test, utilitzats per a realitzar una verificació després de programar el PLD. La compilació també detecta els errors de sintaxi.

3. PROGRAMACIÓ. Una vegada, ja no hi ha errors, es realitza la

programació mitjançant un programador de PLDs. 4. VERIFICACIÓ DEL DISPOSITIU. Consisteix en aplicar físicament els

vectors de test al dispositiu programat per a comparar la sortida real amb la sortida esperada.


Figura 1. Etapes en el desenvolupament d’aplicacions.

DISSENY

COMPILACIÓ I VERIFICACIÓ

PROGRAMACIÓ DEL PLD

VERIFICACIÓ DEL PLD PROGRAMAT

INICI

CORRECTE?

FI

no

si


3 COMPILADOR ORCAD/PLD Aquest software consta del compilador PLD.EXE i del simulador VECTORS.EXE. A més, permet determinar la lògica dels PLDs mitjançant l’editor d’esquemàtic ORCAD/SDT. 3.1 Sintaxi del compilador Orcad/PLD Línies de codi font. Aquestes línies van sempre precedides d’una barra vertical “|”. Totes aquelles línies que no porten aquesta barra són comentaris. També una segona barra a la mateixa línia indica que és un comentari. |PAL22V10 in:(A,B,C,D), io:Y[1..6] |Selecciona una PAL i defineix entrades i sortides Nom dels senyals i nombres. Els noms de senyals han de començar per una lletra i pot incloure altres lletres i nombres del 0 al 9. Es poden utilitzar majúscules o minúscules, si més no, les lletres minúscules “i, j, k, l, m, n” no són noms de senyals vàlids per tenir un significat especial. Les variables es poden indexar, a continuació es mostren alguns exemples de com s’utilitzen els índex. S[1..4] és el mateix que S1, S2, S3, S4 Y[2..4, 6..8] és el mateix que Y2, Y3, Y4, Y6, Y7, Y8 En quan als nombres, aquests es poden expressar en decimal, binari (b), octal (o) i hexadecimal (h). 35647 està expressat en decimal (base 10) 11001011b està expressat en binari (base 2) 42376o està expressat en octal (base 8) 25ACh està expressat en hexadecimal (base 16) Els nombres expressats en binari, octal o hexadecimal poden contenir bits que poden ésser tant un 0 com un 1. Aquests bits es representen amb una X (preferiblement majúscula). 10001X1100X1b 245X67o 4AXDh Els nombres també es poden indexar. Per exemple: 12[0] = 1100[0] = 0b 12[2] = 1100[2] = 1b 12[3..1] = 1100[3..1] = 110b 12[1..3] = 1100[1..3] = 011b


3.2 Operadors

Operador d’assignació = Assigna una expressió a un senyal de sortida

Operadors booleans ‘ / ! NOT lògica. A’ / !A & AND lògica # OR lògica

## XOR o OR-Exclusiva &’ NAND lògica. (A &’ B) / (A & B)’ #’ NOR lògica (A #’ B) / (A # B)’

##’ XNOR lògica (A ##’ B) / (A ## B)’ Operadors aritmètics

+ Suma - Resta * Multiplicació / Divisió (part sencera de la divisió) \ Mòdul (resta de la divisió) ** Potenciació

Operadors de comparació == Igualtat (no confondre amb les assignacions) /= Desigualtat (també es pot utilitzar “!=”) < Menor que > Major que

<= Menor o igual que >= Major o igual que

Operadors de hardware ?? Habilitació de l’estat d’alta impedància // Flanc de pujada del rellotge d’un biestable \\ Flanc de baixada del rellotge d’un biestable

Taula 1. Tipus d’operadors.

Exemples d’operadors lògics i de hardware:

1. Y = A & B (Funció AND) 2. Y= A’ (Funció NOT) 3. Y = (A # B)’ (Funció NOR) 4. Y = A ## B (Funció XOR) 5. Y = C ?? (A & B) (Habilitació de l’estat d’alta impedància)

Figura 2. Activació del tri-state.

C

A

B YTri


6. Y = C // (A & B) (Biestable actiu en el flanc pujada)

Figura 3. Biestable actiu per flanc de pujada. 3.3 Tipus de senyals en els PLDs Els senyals més utilitzats són els que apareixen en la taula 2.

Tipus Funció In Serveixen per a assignar senyals d’entrada a potes d’entrada

in: (X1, X2, X3) out Serveixen per a assignar senyals de sortida a potes de sortida

out: (X1, X2, X3) io Són potes de sortida amb realimentació i poden usar-se tant

com a entrades o com a sortides io: (Y[0..7])

clock Serveixen per a assignar senyals a potes d’entrada de rellotge pels biestables per flanc

clock: (llista de senyals) enable S’utilitza per a assignar senyals a les potes d’enable de

triestat. Normalment, la línia d’enable és comú per a tots els drivers de sortida.

reset Per a posar a nivell baix els registres interns. No és una pota, és una línia interna

preset Per a posar a nivell alt els registres interns. No és una pota, és una línia interna

Taula 2. Assignació de potes en un PLD.

Exemple d’assignació de potes: |PAL22V10 in: (X[3..0], EO1, EO2, RST, SET), io: (Q[7..0], Z2, Z1), clock: CP, reset: RESET | preset: PRESET |Conditioning: EO1?? Z2, Z1 |Registers: EO2?? CP // Q[7..0] |RESET = RST |PRESET = SET L’assignació de potes en aquest cas és automàtica i quedaria de la següent manera:

CP

D Q

Q

A

B

C

Y


Group 1 (in) 2 3 4 5 6 7 8 9 10 11 12 13 (1) X3 X2 X1 X0

Group 2 (io) 23 22 21 20 19 18 17 16 15 14 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 Z2 Z1 Group 4 (clock) (1) :... CP Group 6 (reset) 25 En realitat això és una línia interna, no es una pota :... RST Group 7 (preset) 26 En realitat això és una línia interna, no es una pota :... SET A més a més les sentències Conditioning i Registers volen dir: |Conditioning: EO1?? Z2, Z1 |Z2 i Z1 són sortides triestat |Registers: EO2?? CP // Q[7..0] |Q[7..0] registres amb sortida triestat L’assignació també es pot fer de forma explícita com es mostra a continuació: |PAL22V10 2:A, 3:B, 4:C, 5:D, 6:E, 7:F, | 23:Y5, 22:Y4, 21:Y3, 20:Y2, 19:Y1, 18:Y0, | 17:Q2, 16:Q1, 15:Q0, 1:CLK, reset:RST, preset:SET 3.4 Estructura d’un fitxer font

• Descripció. Breu descripció del circuit o funció que realitza. • Codi del dispositiu. Fixa el dispositiu PLD que es va a utilitzar per a

realitzar el disseny. Si s’omet, posant un signe “?”, el compilador processa les equacions normalment, però no intenta ajustar-les a un PLD concret.

• Senyals d’entrada i sortida. És un llistat obligatori, mitjançant el qual, l’ORCAD/PLD assigna un nom per a cada una de les potes i nodes interns que més tard usarem.

• Títol. • Activitat. Defineix que senyals seran actius a nivell alt i quins a nivell

baix. • Sentències condicionals. Aquí s’indica quines sortides tenen registres o

buffers triestat assignats. • Simplificació. És opcional ja que el compilador utilitza un mètode per

defecte. • Sentències de configuració. Es pot forçar al compilador per què

seleccioni un determinat mode de treball mitjançant la paraula clau “Configuration” seguida de les paraules “complex”, “simple”, “registered”, etc. Aquesta sentència és necessària en casos molt específics on es vol treure el màxim profit.


• Lògica. En aquest camp es descriuen les funcions lògiques que es desitgen realitzar amb el PLD. Les operacions es poden expressar de diverses formes: equacions booleanes, taules, mapes, etc.

• Comandaments de test. Són comandaments per a realitzar comprovacions lògiques i generar els de vectors de test. Són opcionals, però resulta una eina molt interessant en la verificació dels PLDs.

4 CIRCUITS COMBINACIONALS MITJANÇANT PLDs

4.1 Sistemes combinacionals mitjançant equacions booleanes A continuació es mostra un exemple de programa que defineix un decodificador de 3 a 8 mitjançant les equacions booleanes. |PAL22V10 in:(A,B,C,STROBE), io:(Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7) |Y0 = C’ & B’ & A’ & STROBE |Y1 = C’ & B’ & A & STROBE |Y2 = C’ & B & A’ & STROBE |Y3 = C’ & B & A & STROBE |Y4 = C & B’ & A’ & STROBE |Y5 = C & B’ & A & STROBE |Y6 = C & B & A’ & STROBE |Y7 = C & B & A & STROBE |Vectors: |{Display “STROBE = ”, STROBE, ”[C,B,A] = “, C, B, A, “ Y[7..0] ”, Y[7..0] |Test STROBE, C, B, A |End}

4.2 Sistemes combinacionals mitjançant taules de la veritat A continuació es mostra un exemple de programa que defineix una funció de 4 variables d’entrada mitjançant la seva taula de la veritat. |PAL22V10 in:(A,B,C,D), io:Y |Table: D, C, B, A Y |{ 000Xb 0 | 0010b 0 | 0011b 1 | 0100b 0 | 0101b 1 | 0110b 0 | 0111b 1 | 100Xb 0 | 101Xb 1 | 11XXb 1 } |Vectors: |{Display “[D,C,B,A] = “, D, C, B, A, “ Y = ”, Y |Test D, C, B, A |End}


4.3 Sistemes combinacionals mitjançant llistes (stream) El següent exemple mostra l’ús de l’ordre “stream” per a definir funcions lògiques. L’exemple és el mateix que el cas anterior. |PAL22V10 in:(A,B,C,D), io:Y |Stream: D, C, B, A Y |{0, 0, 0, 1, 0, 1, 0, 1, 0, 0, 1, 1, 1, 1, 1, 1} |Vectors: |{Display “[D,C,B,A] = “, D, C, B, A, “ Y = ”, Y |Test D, C, B, A |End}

4.4 Sistemes combinacionals mitjançant mapes (map) El següent exemple mostra l’ús de l’ordre “map” per a definir funcions lògiques. L’exemple correspon a un convertidor de binari a codi de Gray de 4 bits. |PAL22V10 in:A[3..0], io:Y[3..0] |Map: A[3..0] Y[3..0] {n Gray(n)} |Vectors: |{Display “A[3..0] = “, (A[3..0])b, “ Y[3..0] = ”, (Y[3..0])b |Test A[3..0] |End}


MAQUINARI DELS PLDs

1. MATRIUS PROGRAMABLES

A A B B

Y1

Y2

Y3

Matriu AND no programada

A A B B

Y1 = A · B

Y2 = A · B

Y3 = A · B

Matriu AND programada


2. CLASIFICACIÓ DELS PLDs 2.1. MEMORIA PROGRAMABLE DE NOMÉS LECTURA (PROM) 2.2. MATRIU LÒGICA PROGRAMABLE EN CAMP (FPLA) 2.3. MATRIU LÒGICA PROGRAMABLE (Programable Array Lògic, PAL) 2.4. MATRIU LÒGICA GENÈRICA (Generic Logic Array, GAL)

Matriu AND fixa

Matriu

OR programable

E1

E2

En

S1

S2

Sm

Matriu AND

programable

Matriu

OR programable

E1

E2

En

S1

S2

Sm

Matriu AND

programable

Matriu OR fixa

i lògica de sortida

E1

E2

En

S1

S2

Sm

Matriu AND

programable

Matriu OR fixa

i lògica de sortida

programable

E1

E2

En

S1

S2

Sm


3. MATRIU LÒGICA PROGRAMABLE (PAL) 3.1. IMPLEMENTACIÓ D’UNA SUMA DE PRODUCTES 3.2. DIAGRAMA DE BLOCS D’UNA PAL

A A B B

Y = A · B + A · B + A · B

A

B

Y

4

4

4

Fusible intacte

Buffers d’entrada

Fusible fos

Matriu AND

programable

Matriu OR fixa

E1

E2

En

S1

S2

Sm

Lògica sortida

Lògica sortida

Lògica sortida


3.3. LÒGICA COMBINACIONAL DE SORTIDA Aquesta sortida s’utilitza per a una suma de productes i, usualment, la sortida pot ser activa a nivell alt o baix Aquesta sortida s’utilitza quan la funció de sortida ha de realimentar-se a una entrada de la matriu, o quan el pin d’E/S s’utilitza només com a entrada.

Sortida combinacional (activa a nivell baix)

Sortida

Control triestat

De la

matriu de portes AND

Entrada/sortida combinacional (activa a nivell baix)

Entrada/Sortida

Control triestat

De la



Aquesta sortida s’utilitza per a seleccionar la funció de sortida o el seu complement, programant la porta OR – exclusiva per a realitzar la inversió o no. El fusible de l’entrada de la porta OR - exclusiva es fon en el cas d’inversió, i queda intacte en el cas de no inversió. 3.4. REFERÈNCIA ESTANDAR DE LES PALs

Sortida de polaritat programable

Entrada/Sortida

Control triestat

De la


Fusible programable

PAL 10 L 8

Nombre de sortides

Sortides actives a nivell baix. Altres opcions són: H per a sortides a nivell alt i P per a polaritat programable

Nombre d’entrades

Matriu lògica programable


4. MATRIU GENÈRICA PROGRAMABLE (GAL) 4.1. FUNCIONAMENT D’UNA GAL

La matriu programable és esencialment una xarxa de conductors ordenats en files i columnes, amb una cel·la CMOS elèctricament borrable (E2CMOS) en cada punt d’intersecció, en lloc d’un fusible como ocurreix en el cas de les PAL.

Mitjançant la programació s’activa o desactiva cada cel·la E2CMOS. Una cel·la activada connecta de forma efectiva la seva corresponent fila i columna, i una cel·la desactivada desconnecta la fila i la columna.

Una cel·la E2CMOS típica pot mantenir l’estat en que s’ha programat durant 20 anys o més.

A A B B

Y

E2CMOS E2CMOS

E2CMOS

E2CMOS E2CMOS

E2CMOS E2CMOS E2CMOS

E2CMOS E2CMOS

E2CMOS E2CMOS

E2CMOS

E2CMOS

E2CMOS

E2CMOS

E2CMOS

E2CMOS

E2CMOS

E2CMOS E2CMOS

E2CMOS

E2CMOS

E2CMOS

Estructura d’una matriu E2CMOS d’una GAL


4.2. IMPLEMENTACIÓ D’UNA SUMA DE PRODUCTES 4.3. REFERÈNCIA ESTANDAR DE LES GALs

A A B B

Y

OFF ON

OFF

OFF OFF

ON OFF OFF

ON OFF

OFF OFF

OFF

OFF

OFF

ON

OFF

OFF

OFF

ON OFF

ON

OFF

OFF

Y = A · B + A · B + A · B

Nombre de sortides

Configuració de sortida variable

Nombre d’entrades

Matriu lògica genèrica

GAL 16 V 8


4.4. DIAGRAMA DE BLOCS D’UNA GAL

Diagrama de blocs d’una GAL

Les OLMC són macrocel·les lògiques de sortida que contenen portes OR i lògica programable.

Una GAL típica pot tenir 8 o més entrades, i 8 o més entrades/sortides de les OLMC.

Aquestes macrocel·les es poden programar com a lògica combinacional o com a lògica seqüencial.

Les OLMC proporcionen major flexibilitat que la lògica de sortida fixa d’una PAL.

Totes les GAL tenen el mateix tipus de matriu programable. Es diferencien en el tamany de la matriu, en el tipus de OLMC i en els paràmetres de funcionament com la velocitat i disipació de potència.

Matriu AND

ProgramableE2CMOS

OLMCE1

E2

En

E/S1

OLMC E/Sm

OLMC E/S2


5. MATRIU LÒGICA GENÈRICA GAL22V10 5.1. DIAGRAMA DE BLOCS DE LA GAL22V10


5.2. LES MACROCEL·LES LÒGIQUES DE SORTIDA (OLMC) Mode combinacional


5.3. LA MATRIU GAL22V10


6. MATRIU LÒGICA GENÈRICA GAL16V8 6.1. DIAGRAMA DE BLOCS DE LA GAL16V8


Mode simple Mode complex


Mode seqüencial

software de desenvolupament dels pldspersonal.biada.org/~jhorrillo/plds_total.pdf · dispositius...

Documents