Selbstests Pleiten, Pech und Pannen in der Informatik

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Selbsttests

Daniel Brintzinger

Pleiten Pech und Pannen in der Informatik

WS01/02

Selbstests Pleiten, Pech und Pannen in der Informatik

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Gliederung

1. Einführung

2. Fehlerarten

3. Selbsttestverfahren und -aufbau

4. Beispiel: BIST in DRAMs

5. Fazit

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Selbsttest„Self-test and Self-diagnostics are integral parts of fault tolerance. They provide the data necessary for isolating faulty components and for deciding on the course of recovery actions.”

Einführung

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Spezifikationsfehler Designfehler Synthesefehler Herstellungsfehler In-field Fehler

Fehlerarten

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Transiente Fehler (Signalleitungen)

Schwache Fehler Crosstalk Fehler

Fehlerarten

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Permanente Fehler

Stuck-at-0/1 Fehler Stuck open und Stuck close Fehler

Fehlerarten

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Ausprägungen im Prozessoren

Komponenten Fehler Decoder MUX Daten Speicher Daten Übertragung

Kontroller Fehler Register Adressen

Code MUX Select Register Load /

Enable Micro-Operation

Fehlerarten

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Verfahren

Redundanz Input Regenerierung Codierung ( Parität Bits / Hamming-Gewicht) Code Prediction

Testmuster BIST Selbstestprogramme

Selbsttestverfahren und -aufbau

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BIST

SchaltungAuswertung / Kompression

Muster-erzeugung

Selbsttestverfahren und -aufbau

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Strategien

Pseudo Random Test

Testvektoren werden reproduzierbar zufällig generiert

Problem:Fault Coverage

Exhaustive Test Alle möglichen

Eingabe-kombinationen bilden die Testvektoren

Problem:Aufwand

Selbsttestverfahren und -aufbau

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Pseudo Random Testing

Random Testgeneration

General faults

Testpatterns vom ROM

Random pattern resitant faults

Selbsttestverfahren und -aufbau

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( Pseudo ) Random Testvektorerzeugung

ALFSR

Selbsttestverfahren und -aufbau

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Binär Counter

oder

Full Cycle ALFSR

Exhaustive Test

Zeitverkürzung Pseudo Exhaustive Test / Subcircuit Testing

Selbsttestverfahren und -aufbau

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Output Response Analysis

Speicherbedarf für korrekten In- Output

Response Compression Signature

Problem: Aliasing

Selbsttestverfahren und -aufbau

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BIST Implementierungsstruktur

Selbsttestverfahren und -aufbau

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BILBOKombinierte Funktionalität eines D flip-flops, pattern

generator, response compacter und scan chain

B1,B2 = “0,0” = Serial scan mode

B1,B2 = “0,1” = Pattern generator mode

B1,B2 = “1,0” = Normal mode

B1,B2 = “1,1” = MISR mode

Selbsttestverfahren und -aufbau

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• Sinkende RAMpreise• Steigende Komplexität • Bis zu $ 10 Prüfkosten für große Chips

Verlagerung der Tests in den Chip

aus ökonomischen Gründen.

Motivation

Beispiel: BIST in DRAMs

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Deterministische TestartenMarch Test

• Jede Zelle wird nacheinander getestet

Adressenfehler

Neighborhood Pattern Sensitive Tests:

• Jede Zelle wird in Relation zu 5 – 9 benachbarten Zellen getestet

Übergangsfehler

Beispiel: BIST in DRAMs

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BISR

• Zeilen, Reihen und Zellen können als defekt markiert werden, je nach Fehlerart.

• Abspeichern defekter Sektoren ist speicherintensiv

• Speichern der Faults mittels Funktion

Beispiel: BIST in DRAMs

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Probleme bei Selbsttests

Fehler in Prüfkomponenten Geschwindkeit des Tests Beinträchtigung der Systemleistung Gegenmaßnahme in separatem

Subsystem ( Overhead )

Ergänzung zu Fertigungstests

Fazit