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Vctor M. Zumaeta Diseo Lgico I - Teora

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Evaluativo 1 de teora

01. Sistemas de numeracin. 02. Conversiones entre sistemas de numeracin. 03. Aritmtica binaria. 04. Representacin de nmeros binarios negativos. 05. Cdigos: BCD, Gray. 06. Operadores de Boole. Propiedades. 07. Funciones especiales de Boole. 08. Representacin de las funciones de Boole: Tabla de verdad. Imgen. 09. Representacin de las funciones de Boole: Formas Cannicas. Forma S. 10. Representacin de las funciones de Boole: Mapa de Karnaugh. Con Contactos. 11. Representacin de las funciones de Boole: Formas Cannicas. Con compuertas

lgicas.

1. Sistemas de numeracin

Binario: Este sistema utiliza nicamente 2 dgitos (0 y 1), donde su dgito menor es 0 y su dgito mayor es 1. Se dice que tiene una raz 2 y comnmente se denomina Sistema de Numeracin en base 2.

Cada dgito se denomina Bit. El bit menos significativo es el de la posicin extremo derecha y el ms significativo es el del extremo derecho.

A cada posicin se le asigna una potencia de 2 (peso). La menor es realmente 20. Luego hacia la izquierda el valor de este exponente aumenta hasta llegar al bit ms significativo, donde el peso es 2n-1.

Ejemplo: (101)2 = 1 x 22 + 0 x 21 + 1 x 20 = (5)10

Cuando se trabaja con nmeros binarios, en general se est restringido a utilizar un nmero restringido de bits. Esta restriccin se basa en la circuitera que se usa para representar estos nmeros binarios.

Es los sistemas digitales, la informacin que se est procesando por lo general se presenta en forma binaria debido a que estas cantidades pueden representarse por medio de cualquier dispositivo que slo tenga dos estados de operacin. Las PC trabajan internamente con dos niveles de voltaje (encendido apagado) por lo que su sistema de numeracin natural es el binario.

Octal: Este sistema es muy importante en el trabajo que se realiza en una computadora digital. Su base es 8, lo cual significa que tiene 8 posibles dgitos (0, 1, 2, 3, 4, 5, 6 y 7). De esta manera, cada dgito de un nmero octal puede tener cualquier valor de 0 a 7. Las posiciones de los dgitos en este sistema tienen los siguientes valores:

84 83 82 81 80 . 8-1 8-2 8-3

A cada posicin se le asigna una potencia de 8 (peso).

Hexadecimal: Este sistema tiene raz 16 y por esta razn se denomina Sistema de numeracin en base 16. Utiliza los siguientes smbolos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E y F debido a que necesita 16 smbolos.


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La ventaja de este sistema es que es til para convertir directamente nmeros binarios de 4 bits. Cada uno de estos nmeros de 4 bits pueden ser representados por un nico dgito hexadecimal. En este sistema, dos dgitos representan un byte y 2n dgitos representan una palabra de n bytes.

2. Conversiones entre sistemas de numeracin

Existen las siguientes formas de conversin entre sistemas:

a). De cualquier base a base decimal y viceversa. b). De base 2 a base 8 y viceversa. c). De base 2 a base 16 y viceversa. d). De base 8 a base 16 y viceversa.

a). De cualquier base a base decimal y viceversa: Para realizar esta conversin, utilizo la siguiente frmula: (An An-1 A0)B = A0 x B0 + A1 x B1 + + An-1 x Bn-1 + An x Bn

Ejemplo: Binario a Decimal Se inicia por el lado derecho del nmero en binario y a cada dgito debo multiplicarlo por 2 (es

decir su base) elevado a la potencia consecutiva (comenzando por la potencia cero). Despus de realizar todas las multiplicaciones, las sumo a todas y el nmero resultante ser el equivalente en decimal. Ej. (110)2 = 0 x 20 + 1 x 21 + 1 x 22 = (6)10

Ejemplos de otras bases: (82A)16= 10 x 160 + 2 x 161 + 8 x 162 = (2090)10 (532)8 = 2 x 80 + 3 x 81 + 5 x 82 = (346)10

Para pasar de decimal a cualquier base realizamos divisiones sucesivas en la base a la que deseamos transformar. Una vez llegado al final, se cuenta el ltimo cociente seguido de los restos de las divisiones anteriores, desde el ms reciente hasta el primero que result. El nmero formado por dichos dgitos ser el equivalente buscado. Ej. (46)10 = (101110)2

b). De base 2 a base 8 y viceversa: La conversin de enteros binarios a octal se realiza agrupando los bits del nmero binario en conjuntos de tres dgitos, empezando por el de menor peso, es decir, el del extremo derecho. Cada grupo de tres bits es reemplazado por su equivalente decimal. Ejemplo: (100 011 110)2 = (4 3 6)8

Para pasar de base 8 a base 2, debo representar cada dgito octal por su equivalente en binario tomando tres bits para ello. Ej. (2 0 5)8 = (010 000 101)2

c). De base 2 a base 16 y viceversa: La conversin de enteros binarios a hexadecimal se realiza agrupando los bits del nmero binario en conjuntos de cuatro, empezando por el de menor peso, es decir, el del extremo derecho. Cuando sea necesario se aaden ceros a la izquierda para completar un grupo de cuatro bits. Luego, cada uno de estos grupos es reemplazado por su equivalente hexadecimal. Ejemplo: (0001 0100 1010)2 = (1 4 A)16

Para realizar el proceso inverso, es decir pasar de hexadecimal a binario, se debe representar cada dgito hexadecimal por su equivalente en binario tomando cuatro bits para ello.

Ej. (1 4 8)16 = (0001 0100 1000)2

d). Para convertir de base 8 a base 16 y viceversa, debemos realizar la conversin a decimal como paso intermedio.


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3. Aritmtica binaria

Suma: + 0 1 1001 9 0 0 1 + 101 + 5 1 1 0 1110 14

Resta: - 0 1 1000 8 0 0 1 - 101 - 5 1 1 0 011 3

Multiplicacin: x 0 1 1000 0 0 0 x 101 1 0 1 1000

+1000-

101000

Divisin: Esta operacin se realiza de idntica forma que si se tratara de decimales, el nico cuidado que hay que tener es que la resta en la divisin es una resta binaria. (Hacer un ejemplo)

4. Representacin de nmeros binarios negativos

Existen dos formas de representar un nmero binario negativo:

Con Magnitud y Signo: se hace uso de una posicin de bit extra para representar el signo (bit de signo). El bit ms significativo es empleado como bit de signo y los bits de menor orden contienen la magnitud. Este sistema tiene dos desventajas: doble representacin del cero y no se puede operar aritmticamente. Ejemplo para un nmero de 4 bits:

b3 b2 b1 b0

b3: bit de signo. Si b3 = 0, entonces el nmero es positivo. Si b3 = 1, el nmero es negativo. b2-b0: representan la magnitud del nmero.

+5: 0101 +4: 0100 +3: 0011 +2: 0010 +1: 0001 0: 0000 0: 0001 -1: 1001 -2: 1010 -3: 1011 -4: 1100 -5: 1101


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Complemento a 2: El complemento a 2 es lo que le falta al nmero binario para rebalsar el mximo nmero que se puede escribir con esa cantidad de bits. Usando la representacin del complemento a 2, pueden determinarse el signo y la magnitud de un nmero. Suponiendo un registro de 8 bits, el bit ms significativo es el bit de signo. Si ste es cero, entonces el nmero es positivo y si es uno, el nmero es negativo, los 7 bits restantes del registro representan la magnitud del nmero.

La representacin en complemento a 2 para todos los valores positivos es igual al equivalente binario de ese nmero.

Por otro lado, el complemento a 1 es lo que le falta a un nmero binario para alcanzar el mximo nmero que puede ser representado con esa cantidad de bits. Sacar el complemento a 1 es equivalente a cambiar todos los unos (1) del nmero binario por ceros (0) y todos los ceros por unos (1). Se usa como herramienta para calcular el complemento a 2, pues ste ltimo equivale a sumarle 1 al complemento a 1 del nmero.

El intervalo de los nmeros representables abarca desde (-2n-1) a (+2n-1-1). Por ejemplo, si tengo 4 bits, puedo representar desde el -8 al +7.

Con esta representacin se puede operar algebraicamente y hay una nica representacin para el cero.

5. Cdigos: BCD, Gray

Un conjunto de cadenas de n bits en el cual diferentes cadenas de bits representan diferentes nmeros u otras cosas, se llama cdigo. Cdigo BCD (Binary Code Decimal): cdigo Decimal Codificado en Binario. Consiste en

codificar los dgitos del 0 al 9 mediante sus representaciones binarias, sin signo, de 4 bits (desde 0000 a 1001).

Para la conversin de BCD a Decimal, se utiliza la sustitucin directa de 4 bits por cada dgito decimal. Ejemplo: (49)10 = (0100 1001)BCD

(0110 1000)BCD = (6 8)10

Cdigo Gray: es un cdigo sin peso donde cada incremento en la cuenta est acompaado solamente por el cambio de estado de un bit.

Ejemplo:

0 000 Reflejo y cambio la ltima columna por 1 1 001 Reflejo ambas lneas y cambio la 2da columna por 1s 2 011 3 010 Reflejo las 4 filas y cambio la 3er columna por 1s 4 110 5 111 6 101 7 100

Cdigo ASCII: cdigo estndar americano para intercambio de informacin. Representa cada caracter alfa-numrico con una cadena de 7 bits y produce un total de 128 caracteres diferentes.

El cdigo contiene el alfabeto en maysculas y minsculas, los nmeros, signos de puntuacin y diversos caracteres de control no imprimibles.

Es utilizado en los pequeos sistemas computadores para traducir los caracteres del teclado al lenguaje de las computadoras.


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Actualmente se utiliza el cdigo ASCII Extendido, que utiliza 8 bits y general 256 caracteres diferentes, incluidos los caracteres especiales de cada pas.

6. Operadores de Boole. Propiedades

El lgebra clsica de Boole expresa el pensamiento lgico en forma matemtica. Tiene una cantidad finita de elementos. En el caso del lgebra clsica de Boole, estos elementos son dos:

C = {0, 1} Los operadores de Boole son: OR, AND y NOT

Propiedades: Sea a, b, c C, entonces: Idempotencia: a = a a + a = a a . a = a Transitiva: a = b y b = c a = c Conmutativa de la suma: a + b = b + a Conmutativa del producto: a . b = b . a Asociativa: a + (b + c) = (a + b) + c = a + b + c

a . (b . c) = (a . b) . c = a . b . c Distributiva del Producto respecto de la suma: a . (b + c) = a.b + a.c Distributiva de la Suma respecto del producto: a + (b . c) = (a+b) . (a+c) Elementos neutros: a + 0 = a a . 1 = a

Negacin: 0 a . a1aa

1a 0a

=

=+

==

OR (+): AND ( . ):

NOT: a a

0 1 1 0

El operador AND se comporta como un circuito elctrico con llaves conectadas en serie. El operador OR se comporta como un circuito elctrico con llaves conectadas en paralelo.

Teorema de De Morgan:

n...ba.......n).b.(an....b.a)n...ba(+++=

=+++

ba 0 1 0 0 0 1 0 1

ba 0 1 0 0 1 1 1 1


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7. Funciones especiales de Boole

La funcin OR-Exclusiva o EXOR est definida para dos variables. Esta funcin es muy usada, por lo que tiene su propio smbolo: .

Esta funcin se define de la siguiente forma: .ab .ba ba += y se la conoce con el nombre de funcin anti-coincidencia o suma lgica.

b a a b 0 0 0 0 1 1 1 0 1 1 1 0

La forma de representar grficamente esta funcin es mediante el smbolo:

a

ba b

Por la forma de la funcin, se cumplen las siguientes propiedades: Conmutativa: a (b c) = a b c Asociativa: a b = b a a 0 = a

a1a =

La funcin OR-Exclusiva vale 1 slo cuando aparece un nmero impar de unos. Gracias a esta propiedad, se cumple que en general, negar un nmero impar de variables es equivalente a negar la expresin. Y en forma anloga, si se niega un nmero para de variables, la expresin permanece inalterada.

n...ban...ban...ban...ba

==

La funcin No OR-Exclusiva tambin conocida como Funcin Coincidencia, est definida para dos variables y se define de la siguiente forma: a b = abba +

b a ab 0 0 1 0 1 0 1 0 0 1 1 1

Grficamente se representa:

a

ba b

Posee las mismas propiedades que la funcin OR-Exclusiva.


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Las funciones NAND y NOR son consideradas funciones Universales pues, con cualquiera de ellas se puede expresar las funciones bsicas de Boole.

La funcin NAND es una conjuncin combinada con negacin:

a.b.c . . . na

n

Las dems implementaciones utilizando esta funcin son:

NOT: a a a a.a = a

OR: a

ba+b

a

b

a

ba+b = a+b = a.b

a.b

AND:

a.ba

b

a

ba.b a.b = a.b

La funcin NOR es una disyuncin combinada con negacin:

a

n

a+b+c . . . +n

Las dems implementaciones utilizando esta funcin son:

NOT: a a a a+a = a

OR: a

ba+b a

ba+b = a+ba+b


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AND: a

b

a

ba.b = a.b = a+b

a+b = a.ba.b

a

b

8. Representacin de las funciones de Boole: Tabla de verdad. Imgen

Tabla de Verdad: es una forma de representar las funciones de Boole. Dada una tabla de verdad de una cierta funcin, esta funcin queda unvocamente definida.

Consiste en escribir cada uno de los valores posibles que puede tomar la funcin de acuerdo a todas las combinaciones posibles de sus variables. Si la funcin es de n variables, existen 2n combinaciones posibles de ceros y unos para sus variables.

La forma de escribir una tabla de verdad es la siguiente: se considera a la variable que se encuentra primero en el abecedario como la menos significativa y se la ubica a la derecha. Luego se escriben las combinaciones en orden binario.

Ejemplo: dada cbabcba)c,b,a(f ++= 2n = 23 = 8

Forma Imagen: esta forma de representar una funcin lgica, consiste en escribir horizontalmente la ltima columna de la tabla de verdad.

El ejemplo quedara: :f(a,b,c) = 11100011

9. Representacin de las funciones de Boole: Formas Cannicas. Forma S

Forma Cannica: es la forma algebraica de representar una funcin de Boole, pero para que est bien escrita debe tener la forma de sumas de productos, donde cada producto representa un 1 que toma la funcin segn su tabla de verdad. Es decir que habr tantos trminos producto como 1s haya en la tabla. Adems en cada trmino deben estar presentes todas las variables de la funcin.

La variable aparecer negada si su valor de entrada es un 0 (cero) y aparecer sin negar si su valor es 1 (uno).

Siguiendo el mismo ejemplo, la funcin queda representada de la siguiente forma: abcbcacbacbacba)c,b,a(f ++++=

Dec c b a f(a,b,c) 0 0 0 0 1 1 0 0 1 1 2 0 1 0 1 3 0 1 1 0 4 1 0 0 0 5 1 0 1 0 6 1 1 0 1 7 1 1 1 1


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Forma S (Sumatoria o ): esta forma consiste en escribir en nmeros decimales y entre parntesis y precedidas del smbolo , las combinaciones donde la funcin vale 1.

Se debe tener en cuenta la convencin que se utiliza para determinar el orden de las variables. Ejemplo: f(a,b,c) = (0,1,2,6,7)

10. Representacin de las funciones de Boole: Mapa de Karnaugh. Con Contactos

Mapa de Karnaugh: es un mtodo grfico de representacin de funciones de Boole. El mapa para una funcin de n entradas da un arreglo de 2n celdas, una por cada posible combinacin de entrada.

Los renglones y columnas de una mapa de Karnaugh se etiquetan de tal modo que la combinacin de entrada para cualquier celda se determina fcilmente por los encabezados de rengln y columna para esa celda. Los pequeos nmeros dentro de cada celda son el equivalente decimal a la combinacin de entrada correspondiente a esa celda.

Las columnas y filas se etiquetan siguiendo el cdigo de Gray. Cada celda contiene un cero si la funcin es cero para esa combinacin de entrada, o un 1 de

otro modo. Ejemplo:

dcba

00 01 11 10 00

0 1 3 2

01 4 5 7 6

11 12 13 15 14

10 8 9 11 10

Con contactos: otra forma de representar una funcin de Boole de manera circuital es empleando pulsadores.

Se definen dos tipos de pulsadores:

Pulsador Normal Abierto (se cierra al accionar)

Pulsador Normal Cerrado (Se abre al accionar)

Se simbolizan de la siguiente forma:

N.A.a

a = 0, abierto a = 1, cerrado

N.C.a

a = 0, cerrado a = 1, abierto

Los contactos o pulsadores representan una variable de Boole. Para representar una conjuncin se ubican los contactos en serie. Una disyuncin se representa con un paralelo.


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Ejemplo: abcabcabc)c,b,a(f ++=

c b a

c b a

c b a

11. Representacin de las funciones de Boole: Formas Cannicas. Con compuertas lgicas

Forma Cannica: es la forma algebraica de representar una funcin de Boole, pero para que est bien escrita debe tener la forma de sumas de productos, donde cada producto representa un 1 que toma la funcin segn su tabla de verdad. Es decir que habr tantos trminos producto como 1s haya en la tabla. Adems en cada trmino deben estar presentes todas las variables de la funcin.

La variable aparecer negada si su valor de entrada es un 0 (cero) y aparecer sin negar si su valor es 1 (uno).

Siguiendo el mismo ejemplo, la funcin queda representada de la siguiente forma: abcbcacbacbacba)c,b,a(f ++++=

Con Compuertas Lgicas: la compuerta lgica es un bloque de construccin bsica de los sistemas digitales, operan con nmeros binarios, por lo que se denominan Compuertas Lgicas Binarias.

Las entradas utilizadas con las compuertas lgicas son en realidad tensiones altas (1 binario) o bajas (o binario).

Todos los sistemas digitales se construyen utilizando tres compuertas lgicas bsicas que representan los tres operadores de Boole: OR, AND y NOT.

OR AND NOT

a

n

a+b+c . . . +n

a.b.c . . . na

n

a a

(Hacer un ejemplo cualquiera)


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01. Minimizacin de las Funciones de Boole con Mapas de Karnaugh. 02. Minimizacin de las Funciones de Boole con Algoritmo de Quine y Mc Cluskey. 03. Tabla de Cubrimiento. 04. Condiciones de Indiferencia. 05. Sntesis de sistemas combinatorios con compuertas NOR y NAND. 06. Sntesis de sistemas combinatorios con compuertas XOR. 07. Formas comerciales de compuertas con SSI. Costo de una Sntesis. 08. Carreras de sistemas combinatorios. Retardos. Solucin. 09. Anlisis de sistemas combinatorios.

1. Minimizacin de las Funciones de Boole con Mapas de Karnaugh

Minimizar una funcin de Boole consiste en reducir al mximo el nmero y el tamao de las compuertas necesarias para construirla. Esto significa que dada una funcin de Boole (ya sea en su forma cannica, tabla de verdad, funcin sigma, etc.) se busca reducir el costo del circuito a 2 niveles mediante: Reduccin del nmero de compuertas del primer nivel. Reduccin del nmero de entradas de cada compuerta del primer nivel. Minimizando el nmero de entradas en la compuerta del segundo nivel (es equivalente al

primer punto). Mtodo de Karnaugh Para minimizar una funcin con el mtodo de karnaugh en primer lugar se debe construir el

mapa de Karnaugh de la funcin. Este mtodo es grafico, y slo es recomendable para funciones de hasta 5 variables pues en otro caso se torna muy complicado.

Ntese que en un mapa de Karnaugh cada celda corresponde a una combinacin de entrada que difiere de sus vecinas adyacentes en slo una variable. Por esta razn, se considera adyacentes las celdas en los bordes izquierdo y derecho, superior e inferior y las 4 esquinas. En el caso de una mapa de 5 variables, las celdas reflejadas entre la mitad izquierda y derecha tambin se consideran adyacentes.

La minimizacin consiste en agrupar conjuntos rectangulares de 2i cantidad de 1 (unos) llamados lazos, lo ms grande posible para formar un trmino producto con (n i) variables (n es el nmero de variables).

Para formar este producto se hace: Si el lazo slo cubre las reas del mapa donde la variable es 0, la variable aparece

complementada en el producto. Si el lazo cubre tanto reas del mapa donde la variable es 0 como reas donde vale 1, entonces

la variable no aparece en el producto. Si el lazo cubre reas donde la variable es 1, la misma aparece en el producto sin

complementar. La cantidad de lazos debe ser la menos posible que abarque todos los 1 del mapa.

2. Minimizacin de las Funciones de Boole con Algoritmo de Quine y Mc Cluskey

Es un mtodo de minimizacin tabular factible para cualquier nmero de variables y fcilmente programable. Generalmente se parte de la funcin dada en forma sigma ().


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La primer subtabla tiene 2 columnas, el peso y el nmero decimal. Se denomina peso a la cantidad de 1 (unos) que tiene el nmero decimal en su equivalente binario. En esta tabla se agrupan los nmeros que aparecen en la forma sigma segn su peso, dividindolos por una lnea horizontal.

En la siguiente subtabla existen 2 columnas, una correspondiente a los lazos de 2 nmeros decimales y la otra de su diferencia (, delta). Los lazos de 2 nmeros decimales se eligen tomando los nmeros de la tabla anterior cuyo peso difiera en uno y cuya diferencia sea una potencia de 2. Se tildan de la tabla anterior todos los nmeros que se vayan ubicando en la presente tabla. La diferencia () se toma entre el nmero de mayor peso y el de menor peso (no puede ser negativa).

Cuando se termina de comparar, por ejemplo, los nmeros de peso 0 y los de peso 1 se traza una lnea horizontal en la tabla y se contina comparando los de peso 1 y los de peso 2.

En la tercer subtabla se comparan los lazos de un grupo con los del grupo inmediatamente inferior y se agrupan en lazos de 4 si su diferencia () coincide y, si adems, la diferencia entre el primer nmero de un lazo y el primer nmero del otro lazo tambin es una potencia de 2. Se tildan los lazos que vayan apareciendo en esta tabla.

Los lazos que componen la funcin minimizada son todos aquellos que no hayan sido tildados. Las variables cuyo peso aparezca en la diferencia () no aparecen en el producto que representa al lazo. Las variables aparecen complementadas o no segn tomen el valor 0 o 1 en la representacin binaria de cualquier nmero que componga el lazo.

Por ltimo se suman todos los lazos.

3. Tabla de cubrimiento

En el algoritmo de Quine y Mc Cluskey muchas veces surgen lazos que cubren las mismas variables, o en caso de existir indiferencias (), lazos que cubran slo indiferencias y entonces no resultaran necesarios. Para salvar estos problemas se hace una tabla de cubrimiento. Esta tabla se construye de la siguiente manera: Se identifican los lazos no tildados obtenidos con el algoritmo de Quine y Mc Cluskey con

una letra mayscula. Se construye una columna por nmero decimal de la notacin sigma (no se incluyen

condiciones de indiferencias). Se construye una fila por cada lazo identificado. Se marca con una cruz las celdas de la tabla si el lazo de ese rengln contiene el nmero de

esa columna. Se barre por columna hasta encontrar aquellas con una sola marca. Entonces se tilda el lazo

correspondiente, pues debe ir forzosamente en la solucin. Se tildan todos los nmeros que abarcan este lazo. Los lazos que abarquen los nmeros (columnas) que no hayan sido tildados tambin deben

ir en la solucin. Generalmente cada nmero no tildado est cubierto por 2 o ms lazos. En este caso se toma el lazo ms conveniente segn los costos o la disponibilidad. Una vez elegidos los lazos que conforman la seleccin, se representa cada lazo con un

producto donde las variables cuyo peso aparezca en la diferencia () no aparecen en el producto que representa al lazo. Las variables aparecen complementadas o no segn tomen el valor 0 o 1 en la representacin binaria de cualquier nmero que componga el lazo.


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4. Condiciones de indiferencia

En ocasiones la especificacin de un circuito combinacional es de tal modo que su salida no importa para ciertas combinaciones de entrada o porque estas combinaciones de entrada nunca se presentan durante el funcionamiento normal. Estas combinaciones de entrada se denominan condiciones de indiferencia o dont care Ej.: BCD.

En la forma sigma las indiferencias se representan con una segunda suma y el smbolo (sumatoria sub conjunto vaco).

En el mapa de Karnaugh las indiferencias se marcan con el smbolo (conjuntos vaco). Para minimizar una funcin con condiciones de indiferencias con el mtodo de karnaugh se

siguen los siguientes pasos:

Permitir que las indiferencias estn incluidas cuando se forman lazos de unos lo mas grandes posibles. Esto reduce el nmero de variables presentes en el producto. No formar lazos compuertas solo por indiferencias ya que incluir el trmino de producto

correspondiente en la funcin incrementara en forma innecesaria su costo. Si el mtodo utilizado es el algoritmo de Quine y Mc Cluskey entonces se toman todas las

indiferencias como unos. Luego los lazos innecesarios son eliminados de la tabla de cubrimiento, donde las condiciones de indiferencia no se incluyen.

Ej.: f (d, c, b, a) = (1, 3, 11, 15) + (0, 2, 5)

00 01 11 10 00 01 11 10 00 X 1 1 X 00 X 1 1 X 01 0 X 1 0 01 0 X 1 0 11 0 0 1 0 11 0 0 1 0 10 0 0 1 0

10 0 0 1 0

abdc )a,b,c,d(f += ad ab )a,b,c,d(f +=

5. Sntesis de sistemas combinatorios con compuertas NOR y NAND

Un circuito combinatorio consta de compuertas lgicas cuyas salidas se determinan a partir de los valores de entrada presentes.

Un circuito combinatorio realiza una operacin de procesamiento de informacin determinada que se puede especificar lgicamente por medio de un conjunto de expresiones booleanas. Consta de variables de entrada, compuertas lgicas y variables de salida. Cada variable de salida es una funcin booleana de las variables de entrada.

Con los mtodos de minimizacin vistos hasta el momento se puede expresar cada variable de salida como una suma de productos (en la mayora de los casos) o como un producto de sumas.

Esto resulta en un circuito combinatorio a 2 variables, generalmente con varias compuertas AND que convergen en una OR y los negadores necesarios.

Un circuito combinacional puede ser sustituido fcilmente por un circuito formado exclusivamente por compuertas NAND que funcionan como operadores universales. Este efecto puede resultar deseable si slo se quiere usar un tipo de compuertas. Por otro lado, las compuertas NAND son las ms comerciales de la familia lgica TTL.

Las compuertas lgicas bsicas OR, AND y NOT se reemplazan por compuertas NAND de la siguiente manera:


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NOT: a a a a.a = a

OR: a

ba+b

a

b

a

ba+b = a+b = a.b

a.b

AND:

a.ba

b

a

ba.b a.b = a.b

Cuando la funcin que se desea sintetizar con compuertas NAND es una suma de productos, se niega 2 veces toda la funcin y aplicando el teorema de De Morgan se obtiene la sntesis deseada.

Un circuito secuencial tambin puede ser reemplazado fcilmente por otro circuito formado exclusivamente por compuertas NOR (el operador NOR es tambin un operador universal). Las compuertas lgicas bsicas AND, NOT y OR se reemplazan por compuertas NOR de la siguiente manera:

NOT: a a a a+a = a

OR: a

ba+b a

ba+b = a+ba+b

AND: a

b

a

ba.b = a.b = a+b

a+b = a.ba.b

a

b


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Si la funcin que se desea sintetizar con compuertas NOR es una suma de productos, se debe negar 2 veces cada trmino de la funcin y aplicar teorema de De Morgan para expresar cada producto con operadores NOR. Luego se niega 2 veces la funcin completa.

6. Sntesis de sistemas combinatorios con compuertas XOR

Este mtodo consiste en descomponer la funciones de Boole dadas, en 3 funciones: G, H1 y H2 de la siguiente manera: F = G * H1 + H2 donde F y G funciones de n entradas

El objetivo de este mtodo es abaratar costos y aprovechar los circuitos integrados existentes. Por lo tanto, la funcin G suele ser dato, generalmente una tira de compuertas XOR.

H1 se disea de manera que hace 0 los 1s de G que no coinciden con la funcin original F. H2, en cambio, se disea para agregar los 1s que no se encuentran en G pero que deben existir

en F. Si bien el mtodo reduce los costos, el resultado final es un circuito con ms de dos niveles, lo

cual resulta ms lento ya que no se pueden solucionar los problemas de retardo. Ntese que mientras ms se parezcan F y G, H1 y H2 tienen ms condiciones de indiferencia y

por lo tanto, resultan ms baratos. H1 y H2 se construyen celda por celda. Ej.:

00 01 11 10 00 01 11 10 00 01 11 10 00 01 11 10 00 0 1 0 1 00 0 1 0 1 00 1 1 00 0 0 01 1 1 0 0 = 01 1 0 1 0 * 01 1 0 + 01 1 0 0 11 0 1 0 1 11 0 1 0 1 11 1 1 11 0 0 10 1 0 0 1 10 1 0 1 0 10 1 0 10 0 0 1

En el ejemplo puede verse que cuando F y G coinciden en un 1, corresponde un 1 en H1 y una indiferencia () en H2. Cuando F y G coinciden en 0, corresponde una indiferencia en H1 y un 0 en H2. Cuando es necesario anular un 1 de G, se escribe un 0 tanto en H1 como en H2. Por ltimo, si es necesario agregar un 1, se escribe una indiferencia en H1 y un 1 en H2.

7. Formas comerciales de compuertas con SSI. Costo de una Sntesis

Las compuertas lgicas bsicas NOT, AND, OR, Or-exclusivo, Nor-exclusivo, NAND y NOR conforman la llamada SSI (Small Scale Integration) o integracin a pequea escala. Estas compuertas pueden ser de dos tipos segn su tecnologa.

TTL (Transistor Transistor Logic): son rpidos pero de alto consumo (mayor tamao). CMOS (Complementary Metal Oxide Semiconductor): son mas lentos pero de bajo consumo

(menor tamao). El tamao fsico de una compuerta depende del consumo de la misma. Por esta razn, con

CMOS se pueden poner ms elementos dentro de un circuito integrado. En general, la forma comercial de las compuertas SSI es un circuito integrado en el cual se

pueden encontrar:

4 compuertas de 2 entradas cada una. 3 compuertas de 3 entradas cada una. 2 compuertas de 4 entradas cada una. 1 compuerta de 8 entradas cada una. 6 negadores.


16

Para calcular el costo de una sntesis se cuentan los circuitos integrados necesarios para la misma. Esto se debe a que el costo real se basa en el tamao fsico del circuito final y no en el costo de cada elemento electrnico, por lo tanto si una sntesis requiere una mayor cantidad de circuitos integrados que otra, el costo es mayor.

Para realizar este conteo se toman los siguientes valores:

1 negador = 1/6 1 compuerta de 2 entradas = 1 compuerta de 3 entradas = 1 compuerta de 4 entradas = 1 compuerta de 8 entradas = 1

8. Carreras de sistemas combinatorios. Retardos. Solucin

El retardo de una trayectoria de seal es la cantidad de tiempo que requiere la seal de entrada para producir un cambio en la seal de salida. Esto se debe a que los circuitos que conforman las compuertas lgicas no pueden cambiar sus valores instantneamente sino que requieren cierto tiempo de transicin.

Se dice que existe una condicin de carrera (race) en un sistema combinatorio cuando 2 o ms variables de estado binarias cambian de valor en respuesta a un cambio en una variable de entrada.

Viendo el mapa de Karnaugh de la funcin, un error a la salida se produce cuando se pasa de un lazo a otro.

La forma de solucionar este problema se basa en incluir un termino de producto extra (compuerta AND) que cubra el par de entradas riesgosas (conecta los lazos vecinos). El trmino de producto extra es el consenso de los 2 trminos originales.

9. Anlisis de sistemas combinatorios

El anlisis de un circuito combinacional requiere deducir la funcin que realiza el circuito. Este proceso parte de un diagrama lgico dado y culmina en un conjunto de funciones booleanas, una tabla de verdad o una posible explicacin del funcionamiento del circuito. Si el diagrama lgico a analizar va acompaado de un nombre de funcin o de una explicacin de lo que se supone que hace, el problema de anlisis se reducir a una verificacin de la funcin planteada. El anlisis se efecta manualmente encontrando las funciones booleanas o la tabla de verdad, o bien, utilizando un programa de simulacin en computadora.

El primer paso del anlisis consiste en asegurarse de que el circuito dado sea combinacional y no secuencial. El diagrama de un circuito combinacional tiene compuertas lgicas sin trayectorias de retroalimentacin ni elementos de memoria.

Una vez que se verifica que el diagrama lgico representa un circuito combinacional, se procede a obtener las funciones booleanas de salida o la tabla de verdad.

Para obtener las funciones booleanas de salida a partir de un diagrama lgico, el procedimiento es el siguiente: Rotule con smbolos arbitrarios todas las salidas de compuerta que son funcin de variables

de entrada. Determine las funciones booleanas para cada salida de compuerta. Rotule con otros smbolos arbitrarios las compuertas que con funcin de variables de

entrada y de compuertas previamente rotuladas. Obtenga las funciones booleanas de estas compuertas. Repita el proceso bosquejado en el paso anterior hasta obtener las salidas del circuito.


17

Por sustitucin repetida de funciones previamente definidas, obtenga las funciones booleanas de salida en trminos de variables de entrada.

Una vez obtenidas las funciones booleanas de salida, se procede a efectuar la tabla de verdad del circuito analizado, a fin de determinar su funcionamiento.


18


01. Compuertas de tres estados. Definicin. Aplicaciones. 02. Sumadores series y sumadores paralelos. Sumadores con anticipo del llevo. 03. Multiplexores. Descripcin. Mtodo de sntesis de funciones. 04. Decodificadores. Descripcin. Mtodo de sntesis de funciones. 05. Codificadores. Descripcin. Comparadores binarios (de magnitud). Descripcin.

Formas comerciales. 06. Unidad aritmtica lgica (ALU). Descripcin. 07. Detectores de error. Circuitos de paridad. 08. Circuitos integrados de gran escala (LSI). Dispositivos de Lgica Programable (PLD).

Definiciones. 09. ROM - Descripcin esquema interno y externo. 10. ROM - Distintos tipos de tecnologa. 11. PLA. Descripcin. Esquema interno. 12. PAL. Descripcin. Esquema interno. 13. Conexin de ROMs para aumentar su capacidad de Memoria. 14. Conexin de ROMs para aumentar la longitud de palabra. 15. Aplicaciones de ROM.

1. Compuertas de tres estados. Definicin. Aplicaciones

Los smbolos bsicos de una compuerta o controlador de 3 estados son los siguientes:

a a

E(a)

a a

E(b)

a a

E(c

a a

E(d))

(a) y (b) son separadores no inversores o buffers, (c) y (d) son inversores. La seal extra E en la parte inferior del smbolo es una entrada de habilitacin de 3 estados, la cual puede ser alta-activa (a y c) o baja-activa (b y d).

Cuando la entrada de habilitacin se encuentra afirmada, el dispositivo se comporta como un buffer o como un inversor. Cuando la entrada de habilitacin est negada, la salida del dispositivo flota, es decir, se va a un estado desconectado de alta impedancia (z ) y funcionalmente se comporta como si no estuviera all (se asemeja a un circuito abierto).

Los dispositivos de 3 estados permiten que mltiples fuentes compartan una sola lnea de reunin (bus de datos) mientras que solamente un dispositivo dialoga en la lnea a la vez.

Los dispositivos tpicos de 3 estados estn diseados de modo tal que entren al estado de alta impedancia mas rpido de lo que salen del mismo. Esto significa que si las salidas de 2 dispositivos de 3 estados estn conectadas a la misma lnea de reunin y simultneamente deshabilitamos una y habilitamos la otra, el primer dispositivo se saldr de la lnea de reunin antes de que la segunda se ponga en contacto. Esto es importante porque, si ambos dispositivos fueran a controlar la lnea de reunin, y si estuvieran intentando mantener valores de salida opuestos (0 y 1), entonces fluira corriente excesiva y creara ruido en el sistema. Esto se conoce a menudo como confrontacin.


19

2. Sumadores series y sumadores paralelos. Sumadores con anticipo del llevo

El sumador ms simple o medio sumador suma 2 operadores de 1 bit (A0, B0) y produce una suma de 2 bits que puede abarcar desde el 0 hasta el 2. El bit de menor orden de la suma se nombre como S0 y el de mayor orden C0, pues puede representar un acarreo.

A0

B0

Sumador

S0

C0

S0

C0

A0

B0

Para sumar operando con mas de 1 bit, debemos preveer acarreos entre posiciones de bits. El bloque de construccin para esta operacin se denomina sumador completo. Adems de las entradas A y B de bit de sumandos, un sumador tiene una entrada de acarreo (Carry In). La suma se sigue expresando con 2 bit de salida: S y Carry Out.

Ai

Bi

Sumador

Si

Ci

Ci-1

Sumador

Sumador Si

CiCi

Ci

Ai

Bi

Ci-1

Para sumar nmeros de varios bits utilizando el modulo del sumador completo existen 2 mtodos: Serie y Paralelo.

La forma de Sumar en Serie 2 nmeros de n bits se realiza con un slo bloque sumador completo donde las entradas A y B van tomando los valores de los bits sumandos desde el menos significativo al ms significativo y el acarreo se realimenta a la entrada a travs de un basculador (que retarda el acarreo para que el acarreo de la primera suma se sume en la segunda).

Es decir, primero se suma la columna del bit menos significativo, luego la segunda columna ms el acarreo anterior, y as sucesivamente.

A0 B0 S0 = A0 B0 C0 = A0 . B0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1


20

A

B Sumador

S

CoCi

Es un circuito muy sencillo y econmico pero muy lento a la hora de sumar nmeros con gran cantidad de bits.

En el Sumador Paralelo, todos los bits de los sumandos estn presentes y alimentan a los circuitos sumadores simultneamente. Esto significa que las adiciones en cada posicin se llevan a cabo al mismo tiempo. La entrada de acarreo para el bit menos significativo (C0) se establece normalmente a 0 y la salida de acarreo de cada sumador completo se conecta a la entrada de acarreo del siguiente sumador completo ms significativo.

Sumador

S0

A B0 0

C0

C-1

Sumador

S1

A B1 1

C1

C0

Sumador

Sn

A Bn n

Cn+1

Cn-1

. . .

Este sumador tiene la ventaja de ser modular pero puede llegar a ser lento, pues en el peor de los casos, un acarreo debe propagarse desde el bloque menos significativo hasta el ms significativo.

Un sumador rpido podra construirse con slo 2 niveles de lgica AND-OR u OR-AND, pero el circuito no sera general sino para un nmero de n bits y requerira el uso de demasiadas compuertas de 1 nivel.

La solucin, entonces, a los problemas de retardo es un sumador hibrido llamado Sumador con anticipo de llevo que implementa el acarreo a 2 niveles mientras que los bits sumandos se implementan modularmente.

3. Multiplexores. Descripcin. Mtodo de sntesis de funciones

Un Multiplexor (Mx) puede ser visto como una llave selectora que conecta una de varias entradas (Ii) con la salida (O). Estas entradas se denominan entradas de datos.

El dispositivo posee adems otras entradas denominadas entradas de control que permiten determinar cul de las entradas de datos quedara conectada a la salida.

Ambos tipos de entrada toman valores binarios y se determina la siguiente relacin:

Nmero de entradas de Datos: M = 2n, donde n es la cantidad de entradas de control

A cada entrada de datos se la denomina segn el decimal equivalente en cdigo binario que deben tomar las variables de control para que se conecte a la salida.

Suponiendo un Mx con 3 entradas de control, su esquema seria el siguiente:


21

.

.

.

II

I

0

1

7

O

C C C2 1 0 (Entradas de control)

Ntese que un Mx convierte informacin en paralelo en informacin en serie.

La tabla de verdad asociada a este Mx sera:

C2 C1 C0 O 0 0 0 I0 0 0 1 I1 .

.

.

.

.

.

.

.

.

.

.

.

1 1 1 I7

De modo que algebraicamente puede ser expresada:

721012100210 ICCC...ICCCICCCO +++=

Si las entradas de datos Ii son, a su vez, funcin de 1 variable, por ejemplo, de D y redefinimos C0=A, C1=B y C2=C, entonces el mapa de karnaugh para cualquier funcin de 4 variables f(A, B, C, D) quedara dividido en submapas de la siguiente manera:

00 01 11 10

00

00

00

00

B AD C I0 I1 I2I3

I4 I5 I7 I6

Y el problema se reduce a sintetizar 8 funciones de 1 variable. En general, se puede descomponer cualquier funcin de nv variables usando un Mx con nc entradas de control en 2nc funciones de (nv nc) variables, una para cada entrada de control, de manera que se pueden usar un nmero de compuertas SSI mucho menor.

Cabe destacar que la eleccin de las variables que correspondan a las entradas de control pueden simplificar o no, an ms la sntesis.

Otra forma de sintetizar funciones de Boole es de manera modular, es decir, utilizando slo Mx idnticos como mdulos.

El resultado del diseo es una estructura modular tipo rbol, donde cada nivel comparte las mismas entradas de control y se denomina 1 nivel al que da la salida.


22

O

C C1 0

.

.

.Mx

.

.

.Mx

.

.

. Mx

.

.

. Mx

Mx

C C3 2

4. Decodificadores. Descripcin. Mtodo de sntesis de funciones

Un decodificador es un circuito lgico que recibe un conjunto de entradas cuya combinacin representa nmeros binarios y que activan la salida correspondiente a dicho nmero. Esto significa que para n variables de entrada existen 2n salidas. Si la informacin codificada en n bits tiene combinaciones que no se usan, el decodificador podra tener menos de 2n salidas.

Los decodificadores generan los 2n (o menos) mini trminos o productos de n variables de entrada.

Consideramos un decodificador de 3 a 8 lneas:

I0

I2

Decodificardor

O0

O7

I13 8:

.

.

.

Se puede ver que cada salida es en realidad un mini trmino de la forma:

0127

0121

0120

IIIO...

IIIOIIIO

=

=

=

I2 I1 I0 O7 O6 O1 O0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 .

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

1 1 1 1 0 0 0 0


23

Este hecho nos permite utilizar cualquier funcin lgica sin necesidad de minimizarla, simplemente conectando una compuerta OR a las salidas de los mini trminos que sean necesarios para esta funcin, ya que el decodificador es en realidad una tira de 2n compuertas AND.

Ejemplo: f(I0, I1, I2) = (3, 5, 7)

I0

I2

Decodificardor

O0

O7

I13 8:

f

5. Codificadores. Descripcin. Comparadores binarios (de magnitud). Descripcin. Formas comerciales

Un codificador es un circuito digital que efecta la operacin inversa de lo que efecta un decodificador. El codificador tiene 2n (o menos) lneas de entrada y n lneas de salida. Estas ultimas generan el cdigo binario correspondiente al valor de entrada. Tienen la limitacin de que slo una entrada puede estar activa en un momento dado. Si 2 entradas estn activas simultneamente, la salida producir una combinacin no definida.

El codificador ms comn es el Decimal/BCD que posee 10 entradas y 4 salidas.

I0

Codif.Dec/BCD

O0

:

O1O2O3I9

.

.

.

Existen codificadores con prioridad cuyo funcionamiento es tal que si 2 o ms entradas se activan al mismo tiempo, la salida ser equivalente a la entrada de mayor valor.

Un comparador de magnitudes es un circuito combinacional que compara 2 nmeros A y B y determina sus magnitudes relativas. El resultado de la comparacin se especifica con 3 variables binarias que indican si A>B, A=B o ABAB1 si A


24

Entrada de datos: este MSI compara dos nmeros binarios sin signo de 4 bits cada uno. Uno de ellos es A3A2A1A0 denominado palabra A, y el otro es B3B2B1B0 llamado palabra B.

Salidas: el comparador tiene 3 salidas activas en nivel alto. OA>B toma valor 1 si A>B y cero en otro caso. OA=B es 1 si A=B y cero en otro caso. OA


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7. Detectores de error. Circuitos de paridad

Un circuito de paridad impar tiene salida 0 cuando el nmero total de bits 1 en la combinacin de entrada es impar. Por el contrario, un circuito de paridad par tiene salida 0 slo cuando el nmero total de 1 en la combinacin de entrada es par.

Los cdigos de deteccin de errores que hacen uso de un bit extra denominado bit de paridad para detectar errores en la transmisin y almacenamiento de los datos hacen uso de los circuitos de paridad. Estos circuitos se utilizan tanto para generar el valor correcto del bit de paridad, cuando una palabra de cdigo es almacenada o transferida, como para verificar el bit de paridad cuando una palabra de cdigo es recuperada o recibida.

Un circuito de paridad es, en realidad, una cascada de compuertas OR-Exclusiva (paridad impar). Si se quiere obtener un circuito de paridad par, se ubica un negador a la salida de la cascada de EXOR.

Generador de Paridad:

D0

D1

D2

D3

D0

D1

D2

Generadorde Paridad Bit de paridad

D0D1

D2 D3

Paridad

Detector de Paridad:

D0

Detectorde Paridad

D0D1D2

D1D2D3

OK = 0No OK = 1

D3

8. Circuitos integrados de gran escala (LSI). Dispositivos de Lgica Programable (PLD). Definiciones

Los dispositivos de integracin a gran escala (LSI) contienen niveles de compuertas en un solo paquete. Incluyen sistemas digitales con procesadores, dispositivos de memoria y dispositivos de lgica programable (PLD).

Un dispositivo lgico programable es un circuito integrado con compuertas lgicas internas que se conectan mediante trayectorias electrnicas que se comportan como una especie de fusibles. En el estado original del dispositivo, todos los fusibles estn intactos. Programar el dispositivo requiere quemar los fusibles que estn en las trayectorias, que es preciso eliminar para obtener la configuracin de la funcin lgica deseada.

En realidad en un PLD todas las entradas estn conectadas a una tira de compuertas AND a travs de fusibles y a su vez, todas las compuertas AND se conectan a travs de fusibles a una


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tira de compuertas OR que dan todas las salidas. Por lo tanto se distinguen 2 zonas programables diferentes.

AND OR1 2Entradas Salidas

Segn sea la zona programable (1 o 2), los PLD se dividen en:

ROM (Read Only Memory): posee las entradas fijas conectadas a las compuertas AND y su conexin con las compuertas OR es programable. PAL (Arreglo Lgico Programable): al contrario de la ROM, tiene sus entradas

programables pero las conexiones AND-OR se encuentran fijas. PLA: tiene ambos sectores programables.

9. ROM: Descripcin esquema interno y externo

Una ROM (memoria de solo lectura) es, en esencia, un dispositivo de memoria en el que se almacena informacin binaria permanentemente. El diseador debe especificar la informacin que entonces se incorpora a la unidad para formar el patrn de conexin requerida. Una vez establecido el mismo, permanece en la unidad aunque se apague y se encienda nuevamente.

Esquema Externo:

ROMde

2 x nk

.

.

.

.

.

.

k entradas(direccin)

n salidas(datos)

La ROM tiene k entradas y n salidas. Las entradas proporcionan la direccin de memoria y las salidas suministran los bits de los datos de la palabra almacenada seleccionada por la direccin. El nmero de palabras est determinado por el hecho de que k lneas de direccin pueden especificar 2k palabras. No existen entradas de datos, pues no se efecta la escritura. Puede existir una entrad de habilitacin (chip selector).

Supongamos una ROM de 32 x 8, que consiste en 32 palabras de 8 bits cada una. Las 5 entradas se decodifican a 32 salidas distintas con un decodificador de 5 x 32. Cada salida del decodificador representa una direccin de memoria. Cada una de estas salidas se conecta a cada una de las 8 compuertas OR de 32 entradas, por lo tanto la ROM contiene 32 x 8 = 256 conexiones internas. En general, una ROM de 2k x n tiene un decodificador interno de k x 2k y tiene adems n compuertas OR.

Esquema Interno:

A0

Ak-1

S0

A1Decoder

.

.

.

S2 -1k

S1.

.

.

O 0 O 1 O n-1

CS CS

. . .


27

El almacenamiento binario interno de una ROM se especifica con una tabla de verdad que indica el contenido de palabra de cada direccin.

El procedimiento de Hardware que programa la ROM hace que se quemen fusibles segn la tabla de verdad requerida.

10. ROM - Distintos tipos de tecnologa

Las trayectorias que se requirieren en una ROM se pueden programar de cuatros maneras. Las primeras (MROM) se denominan Programacin por Mscara y la efecta el fabricante de semiconductores durante el ltimo proceso de fabricacin de la unidad. El procedimiento de manufactura de una ROM requiere que el cliente llene una tabla de verdad que la ROM debe satisfacer. La tabla se presenta en una forma especial proporcionada por el fabricante, con un formato dado en un medio de salida de computador. El fabricante crea la mscara correspondiente a las trayectorias que producen los unos y ceros indicados en la tabla de verdad del cliente. Este procedimiento es costoso porque el proveedor cobra al cliente un cargo especial por hacer un mscara a la medida para la ROM en cuestin. Por ello, la programacin por mscara slo resulta econmica si el pedido es por grandes cantidad de ROM con la misma configuracin.

Para cantidades pequeas, es ms econmico utilizar otro tipo de ROM llamada Memoria Programable de Slo Lectura (PROM). Recin compradas las unidades PROM tienen todos sus fusibles intactos, lo que equivale a uno (1) en todos los bits de las palabras almacenadas. Los fusibles de la PROM se queman aplicando un pulso de alto voltaje al dispositivo a travs de una terminal especial. Un fusible quemado define un estado binario cero (0) y un fusible intacto define un estado igual a uno (1). Esto permite al usuario programar la PROM en el laboratorio para obtener la relacin deseada entre direcciones de entradas y palabras almacenadas. Se venden instrumentos especiales llamados programadores de PROM que facilitan este procedimiento. En cualquier caso, todos los procedimientos para programar las ROM son procedimientos en hardware, aunque se use la palabra programacin.

El procedimiento para programar las ROM y PROM por hardware es irreversible y, una vez efectuada, el patrn es permanente y no puede alterarse. Una vez que se ha establecido el patrn de bit, la unidad tendr que desecharse si es necesario modificar dicho patrn de bit.

Un tercer tipo de ROM es la PROM Borrable (EPROM). La EPROM se puede restaurar al estado inicial aunque se la haya programado previamente. Cuando la EPROM se coloca bajo una lmpara de ultravioleta especial durante un cierto tiempo, la radiacin de onda corta descarga las compuertas flotantes internas que actan como conexiones programadas. Una vez borrada la EPROM, vuelve a su estado inicial y es posible reprogramarse con otros conjuntos de valores.

El cuarto tipo de ROM es la PROM Borrable Elctricamente (EEPROM). Es como la EPROM, slo que las conexiones previamente programadas se borran con una seal elctrica en vez de luz ultravioleta. La ventaja es que el dispositivo puede borrarse sin desmontarlo de su base y es posible realizar un borrado selectivo.

11. PLA. Descripcin. Esquema interno

Un PLA (Arreglo Lgico Programable) es un dispositivo AND-OR combinacional de 2 niveles, el cual se puede programar para que realice cualquier expresin lgica de suma de productos, sujeta a las limitaciones de tamao del dispositivo. Las limitaciones son: el nmero de entradas (n) el nmero de salidas (m) el nmero de trminos de producto (p)


28

Podemos describir un dispositivo de este tipo como un PLA de nxm con p trminos de producto. En general, p es bastante menor que el nmero de mini trminos de n variables (2n). De este modo, un PLA no puede realizar funciones lgicas arbitrarias de n entradas y m salidas, su utilidad est limitada a funciones que puedan expresarse en forma de suma de productos empleando p o menos trminos de producto.

Un PLA de nxm con p trminos de producto contiene p compuertas AND de 2n entradas y m compuertas OR de p entradas.

Como un PLA tiene un nmero limitado de compuertas AND se debe efectuar la simplificacin de cada funcin booleana al nmero mnimo de trminos. A su vez, se debe minimizar tambin el complemento de la funcin para ver cual se puede expresar con menos trminos producto, y cual genera trminos productos comunes a otras funciones.

En un PLA cada entrada pasa por un buffer y un inversor indicado en el diagrama con un smbolo grafico compuesto que posee ambas salidas verdadero y complemento. Cada entrada y su complemento se conectan a las entradas de cada compuerta AND como indican las intersecciones entre lneas verticales y horizontales, a travs de fusibles que permiten la seleccin de las conexiones (programacin). Del mismo modo, las salidas de las compuertas AND se conectan a las entradas de las compuertas OR. Las salidas de cada compuerta OR se conecta a una compuerta EXOR cuya otra entrada se puede programar de modo que reciba una seal de 1 o 0 lgico. Cuando en la entrada de la EXOR se ponga un 1, la salida se invierte. Cuando se conecta a 0, la salida no cambia.

Ejemplo:

A

B

C1

2

3

4

AB

AC

BC

ABC01

F1

F2

C C B B A A

Ntese que el dispositivo PLA es el ms flexible de los dispositivos PLD ya que tanto las entradas a las compuertas AND como sus salidas son programables.

12. PAL. Descripcin. Esquema interno

El arreglo lgico programable PAL es un dispositivo lgico programable con una tira de compuertas OR fijas y una tira AND programable. Dado que slo las compuertas AND son programables, el PAL es ms fcil de programar, pero no es tan flexible como el PLA.


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En el esquema se representa un PAL de 4 entradas y 4 salidas. Cada entrada tiene una compuerta buffer inversor y cada salida se genera con una compuerta OR fija. La unidad tiene 4 secciones, cada una de las cuales se compone de un arreglo AND-OR de anchura 3. Esta caracterizacin indica que hay 3 compuertas AND programables en cada seccin y una compuerta OR fija. Cada compuerta AND tiene 8 conexiones de entrada.

Las salidas de cada compuerta OR se conecta a una compuerta EXOR cuya otra entrada se puede programar de modo que reciba una seal de 1 o 0 lgico. Cuando en la entrada de la EXOR se ponga un 1, la salida se invierte. Cuando se conecta a 0, la salida no cambia.

01

F1

I0 I1 I2 I3

01

F2

01

F3

01

F4

Los dispositivos PAL comerciales contienen por lo general ms compuertas. Un tpico caso podra tener 8 entradas, 8 salidas y 8 secciones de anchura 8.

Al disear con un PAL, las funciones booleanas deben minimizarse a modo que encajen en cada seccin. A diferencia de los PLA, no es posible compartir trminos producto entre 2 o ms compuertas OR, por lo que se minimiza cada funciones por separado. El nmero de trminos producto en cada seccin es fijo, y si el nmero de trminos en la funcin es demasiado grande, podra ser necesario usar 2 secciones para implementar una funcin.

13. Conexin de ROMs para aumentar su capacidad de Memoria

Varias ROMs pueden ser conectadas de manera tal que forman el equivalente a una ROM de mayor memoria (ms lneas de direccin). Si se desea utilizar ROMs con m lneas de direccin para implementar una ROM de n lneas de direccin, ser necesario hacer uso de un decodificador (n m) / 2( n m) y de 2(n m) ROMs con las mismas caractersticas.


30

Todas las ROMs se conectan a las mismas m lneas de direccin. Las (n m) lneas de entradas restantes se conectan al decodificador y cada una de sus salidas se conectan al CS (chip selector) o entrada habilitadora de cada ROM. Esto significa que cada ROM guarda 2m palabras especificadas por las primeras m lneas de direccin, y a travs de las (n m) restantes se elige la ROM a usar.

Supongamos que se quiere usar ROMs de 1k x 8 bit para implementar una ROM de 4k x 8 bit. Las ROMs de 1k x 8 bit reciben 10 lneas de direccin, mientras que la de 4k x 8 bit debe recibir 12 lneas de direccin. Esto implica que se deber utilizar un decodificador 2x4 y 4 ROMs de 1k x 8 bit.

La conexin se realiza de la siguiente manera:

A A A A . . . A11 10 9 8 0 O O O . . . O7 6 5 0

ROM 0

1Kx8 bit.

.

.

.

.

.

ROM 1

1Kx8 bit.

.

.

.

.

.

ROM 2

1Kx8 bit.

.

.

.

.

.

ROM 3

1Kx8 bit.

.

.

.

.

.

DECO2 X 4

csO

cs1

cs2

cs3

Cada bloque o ROM se considera un banco de memoria denominado pgina de memoria.

14. Conexin de ROMs para aumentar la longitud de palabra

Varias ROMs pueden ser conectadas de manera tal que forman el equivalente a una ROM con mayor longitud de palabra almacenada.

Si se dispone de n ROMs iguales de 2k x m, entonces se puede implementar de manera sencilla una ROM de 2k x (nxm), es decir, con una longitud de palabra igual a (mxn).

Se conecta cada ROM a grupos de m bits (desde el menos significativo al ms significativo) de la palabra total de nxm bits y se conecta a las mismas lneas de direccin. Todas las ROM comparten el mismo valor de entrada para CS o variables de habilitacin, lo que significa que todas las ROMs deben estar habilitadas simultneamente.

Supongamos que se quieren usar 2 ROMs de 1k x 4 bit para implementar una ROM de 1k x 8 bit. La manera de realizar las conexiones es la siguiente:


31

A A . . . A CS9 8 0 O O O O0 1 2 3 O O O O4 5 6 7

ROM

1Kx4 bit.

.

.

cs

ROM

1Kx4 bit.

.

.

cs

15. Aplicaciones de ROM

La memoria ROM se usa para almacenar informacin vital para el funcionamiento del sistema: en la gestin del proceso de arranque, el chequeo inicial del sistema, carga del sistema operativo y diversas rutinas de control de dispositivos de entrada/salida suelen ser las tareas encargadas a los programas grabados en ROM. Estos programas forman la llamada BIOS (Basic Input Output System). Junto a la BIOS se encuentra el chip de CMOS donde se almacenan los valores que determinan la configuracin hardware del sistema, como tipos de unidades, parmetros de los discos duros, fecha y hora del sistema... esta informacin no se pierde al apagar la computadora. Estos valores se pueden modificar por medio del SETUP.

La memoria ROM constituye lo que se ha venido llamando Firmware, es decir, el software metido fsicamente en hardware. De cara a los fines del usuario es una memoria que no sirve para la operacin de su programa, slo le aporta mayores funcionalidades (informacin) del equipo.

Los PCs vienen con una cantidad de ROM, donde se encuentran los programas de BIOS, que contienen los programas y los datos necesarios para activar y hacer funcionar el computador y sus perifricos.

La ventaja de tener los programas fundamentales del computador almacenados en la ROM es que estn all implementados en el interior del computador y no hay necesidad de cargarlos en la memoria desde el disco de la misma forma en que se carga el Sistema Operativo. Debido a que estn siempre residentes, los programas en ROM son muy a menudo los cimientos sobre los que se construye el resto de los programas.

Estas memorias, cuyo nombre procede de las iniciales de Read Only Memory son slo de lectura. Dentro de un proceso de elaboracin de datos de una computadora, no es posible grabar ningn dato en las memorias ROM. Son memorias perfectas para guardar microprogramas, sistemas operativos, tablas de conversin, generacin de caracteres, etc.


32

Evaluativo 4 de Teora

01. Sistemas secuenciales. Descripcin. Tipos. 02. Maquina de Estado Finito. Modelo de Mealy. 03. Mquina de Estado Finito. Modelo de Moore. 04. Mquina de Estado Finito. Modelo Grafcet. 05. Diagramas de Transicin. Propiedades. 06. Tabla de Transicin. Propiedades. 07. Transformacin de Mealy a Moore. 08. Transformacin de Moore a Mealy. 09. Clasificacin de estados y Clasificacin de submquinas. 10. Estados k-equivalentes. Definicin. Propiedades. 11. Estados equivalentes. Definicin. Propiedades. 12. Tablas Pk. Uso para la minimizacin. 13. Tablas de Pares. Uso para la minimizacin. 14. Forma mnima de una MEF. Propiedades.

1. Sistemas secuenciales. Descripcin. Tipos.

Los circuitos digitales estudiados hasta el momento han sido combinacionales, es decir, que sus salidas dependen exclusivamente de las entradas actuales. Un sistema secuencial, en cambio, es un sistema con memoria. Sus salidas dependen no slo de las entradas actuales, sino tambin de las entradas que ocurrieron en momentos anteriores, las cuales definen el estado del circuito secuencial en ese momento determinado. Por lo tanto es como si respondiera a secuencias de hechos en el orden en que se dieron, de ah su nombre.

Un sistema secuencial consiste en un circuito combinacional al que se conectan elementos de almacenamiento para formar una trayectoria de retroalimentacin.

Circuito Combinacional

Entradas Salidas

Elementos de Memoria

Un circuito secuencial se especifica con una sucesin temporal de entradas, salidas y estados internos.

Hay dos tipos principales de circuitos secuenciales, y su clasificacin depende de los tiempos de sus seales. Un circuito secuencial sincrnico es un sistema cuyo comportamiento se define conociendo sus seales en instantes discretos. En los sistemas sincrnicos los cambios en la salida se producen cuando los cambios de entrada llegan acompaados por un pulso de sincronismo. Esta sincronizacin se logra por un dispositivo de temporizacin llamado reloj o clock, que produce un tren peridico de pulsos de reloj. Los sistemas secuenciales ms comunes son sincrnicos.

El comportamiento de un circuito o sistema asincrnico depende de las seales de entrada en cualquier instante dado y del orden en que cambian las entradas. En los sistemas asincrnicos suelen usarse los dispositivos de retardos de tiempos para la retroalimentacin, aunque en la prctica el retardo interno de propagacin de las compuertas lgicas es suficiente como para producir el retardo requerido.


33

Sincrnico

Clock

X.

.

.

X

1

m

Z.

.

.

Z

1

n

Asincrnico

X.

.

.

X

1

m

Z.

.

.

Z

1

n

2. Maquina de Estado Finito. Modelo de Mealy

Una mquina de estado finito es un modelo matemtico utilizado para representar los sistemas Digitales Secuenciales.

La mquina de Mealy se define como una quntupla, es decir, que puede ser caracterizada por cinco parmetros:

{X} = Alfabeto de entrada. Conjunto finito de valores que pueden tomar las variables de entrada. {Z} = Alfabeto de salida. Conjunto finito de valores que pueden tomar las variables de

salida. {S} = Conjunto de estados. Conjunto finito de estados internos en que puede hallarse el

sistema. Zu = fZ (Xu,Su), esta funcin caracteriza la salida en el u-simo pulso de sincronismo,

cuando el sistema se halla en el estado Su y la entrada es Xu. Su+1 = fS (Xu,Su), (estado siguiente del sistema), funcin que caracteriza las transiciones

entre los estados de la mquina. Su+1 es el estado interno al que transiciona el sistema o mquina cuando estando en Su recibe la entrada Xu. El subndice u indica el orden temporal del pulso de sincronismo.

Ntese que al ser discretas las variables en juego, tambin lo son las funciones fS y fZ, de modo que se representan mediante diagramas y tablas de transicin.

Diagrama de Transicin: para una mquina de Mealy, el diagrama de transicin se asemeja a un diagrama de flujo donde se representan todos los estados posibles de la mquina mediante crculos y todas las transiciones entre los mismos se representan con lazos indicando bajo qu entrada se producen y la salida asociada.

Ei

1C2C

c/0 + s/1

s/0

s/0

c/st

c/st

Tabla de Transicin: est formada en realidad por dos tablas de doble entrada, una correspondiente a Zu y la otra correspondiente a Su+1.Cada fila corresponde a un estado Su y cada columna corresponde a una entrada Xu.

Ejemplo:

{X} = {c, s} {Z} = {0, 1, st} {S} = {Ei, 1C, 2C}


34

Zu Su+1 Su X u C S C S

Ei st 0 1C Ei 1C st 0 2C Ei 2C 0 1 Ei Ei

3. Mquina de Estado Finito. Modelo de Moore.

Al igual que en el modelo de Mealy, sta se define como una quntupla, es decir, que puede ser caracterizada por cinco parmetros:

{X} = Alfabeto de entrada. Conjunto finito de valores que pueden tomar las variables de entrada. {Z} = Alfabeto de salida. Conjunto finito de valores que pueden tomar las variables de

salida. {S} = Conjunto de estados. Conjunto finito de estados internos en que puede hallarse el

sistema. Zu = fZ (Su), esta funcin caracteriza la salida en el u-simo pulso de sincronismo, cuando el

sistema se halla en el estado Su. La salida es funcin nicamente del estado actual. Su+1 = fS (Xu,Su), (estado siguiente del sistema), funcin que caracteriza las transiciones

entre los estados de la mquina. Su+1 es el estado interno al que transiciona el sistema o mquina cuando estando en Su recibe la entrada Xu. El subndice u indica el orden temporal del pulso de sincronismo.

A diferencia del modelo de Mealy, en el modelo de Moore se asocia una salida a cada estado.

Diagrama de Transicin: para una mquina de Moore el diagrama de transicin se asemeja a un diagrama de flujo donde se representan todos los estados posibles de la mquina mediante crculos y a cada estado se asocia una salida. Las transiciones entre los estados se representan con lazos indicando bajo qu entrada se produce.

Una mquina de Moore podra ser la siguiente:

A/0B/0

C/1

Tabla de Transicin: A diferencia del modelo de Mealy, al estar asociada una salida a cada estado, la tabla ya no est formada por dos tablas, sino por una columna para Zu donde cada celda depende de un estado Su, y una tabla correspondiente a Su+1 donde cada fila corresponde a un estado Su y cada columna a una entrada Xu.

Ejemplo:

{X} = {, } {Z} = {0, 1} {S} = {A, B, C}


35

Su+1 Su X u

Zu

A 0 B C B 0 C A C 1 A C

4. Mquina de Estado Finito. Modelo Grafcet.

A diferencia del modelo de Mealy, en el modelo de Grafcet, al igual que en el modelo de Moore, se asocia una salida a cada estado, pero en el diagrama de transicin slo se representan los lazos de transicin de estados, es decir, se omiten los autolazos. Es un modelo simplificado y tcnico del modelo de Moore.

5. Diagramas de Transicin. Propiedades.

El comportamiento de una MEF se puede representar grficamente mediante un diagrama de transicin.

En este tipo de diagrama, que se asemeja a un diagrama de flujo, cada estado posible de la mquina se representa con un crculo y las transiciones entre estados se indican con flechas que conectan los crculos en la direccin de la transicin. Se debe tener en cuenta que un estado puede transicionar hacia s mismo, lo cual se representa en el diagrama mediante un autolazo.

Sobre cada flecha se especifica la combinacin de entrada en el estado actual, separada por una barra de los correspondientes valores que para la misma presenta la salida. Ntese que de cada estado deben salir tantas flechas como elementos existan en el alfabeto de entrada.

El diagrama de estados puede sufrir leves modificaciones si se trabaja con el modelo de Moore o Grafcet. En ambos casos, al estar asignada una salida a cada estado, en cada crculo se escribe el estado separado por una barra del correspondiente valor de salida. Las flechas slo se etiquetan con el valor correspondiente de combinacin de entradas para la transicin. Para el caso del modelo Grafcet, los autolazos se omiten de modo que el nmero de flechas que salen de cada crculo puede ser menor que la cantidad de elementos del alfabeto de entrada.

Es importante resaltar que el diagrama de transicin es la forma ms apropiada para interpretar el funcionamiento de la MEF, si quien la interpreta es un ser humano, pues es fcil seguir paso a paso la evolucin de MEF cuando se le aplica cualquier secuencia de combinaciones en sus entradas, a partir de un estado elegido como inicial.

Ei

1C2C

c/0 + s/1

s/0

s/0

c/st

c/st


36

6. Tabla de Transicin. Propiedades.

Una manera tabular de representar el comportamiento de una MEF es mediante una tabla de transicin.

La tabla de transicin est formada por dos subtablas. Una correspondiente a la salida actual (Zu) y otra correspondiente al estado prximo o futuro (Su+1).

Cada subtabla tiene nxm celdas, donde n es la cantidad de elementos del conjunto de estados internos del sistema y m es la cantidad de elementos del alfabeto de entrada. Los renglones de la tabla se etiquetan para cada estado actual posible (Su) y cada columna corresponde a una combinacin posible de entrada (Xu). De esta manera se puede determinar fcilmente la salida actual y el estado siguiente a partir de la entrada y el estado actual. Es decir, que la tabla de transicin representa fZ(Xu,Su) y fS(Xu,Su) y es determinstica.

Ntese que la tabla no tiene celdas vacas. Cuando una combinacin de entrada no produce transicin hacia un nuevo estado, la celda correspondiente a esa entrada y a ese estado recibe el mismo valor de estado.

El rengln correspondiente a cada estado debe tener tantas celdas como elementos tenga el alfabeto de entrada.

Cuando la tabla representa a una Mquina de Moore, la subtabla correspondiente a la salida Zu se reduce a una columna ya que la misma es funcin nicamente del estado actual y no de la combinacin de entradas.

Zu Su+1 Su X u X1 ..Xj.. Xp X1 ..Xj.. Xp

S1 .

Si .

fz(Xju,Siu) fs(Xju,Siu)

Sn

7. Transformacin de Mealy a Moore.

Para realizar la transformacin de una MEF en el modelo de Mealy al modelo de Moore, se parte del diagrama de transicin de la mquina de Mealy.

Debido a que en el modelo de Mealy la salida actual (Zu) es funcin tanto de la entrada actual (Xu) como del estado actual (Su), mientras que en el modelo de Moore la salida depende exclusivamente del estado actual (Su), la mquina de Moore resultante de la transformacin debe tener igual o mayor cantidad de estados que la mquina de Mealy original. Cabe destacar que en peor de los casos puede llegar a ser mxn, siendo n la cantidad de estados de la MEF original y m la cantidad de elementos del alfabeto de salida.

Ntese que los alfabetos de entrada y de salida permanecen invariables en la transformacin de un modelo a otro.

La transformacin consiste en ir asignando estados a la nueva MEF correspondientes a los estados de la mquina original.

Se observa que los estados de transicin no tienen una salida asociada. Por otro lado, por cada estado original de la mquina de Mealy se deben asignar la cantidad de estados necesaria correspondiente a la cantidad de salidas diferentes asociadas a este estado mediante los lazos entrantes. Se debe comprobar que todas las trayectorias y autolazos (que en la nueva mquina pueden resultar en transiciones) de la mquina original estn presentes en la nueva mquina.

El mtodo se ilustra en el siguiente ejemplo:


37

Mealy Moore

B

C

A

D

/0 +

/1

/0

/1/0

/0

/0

/1

A /01*

A /12*

B /01*

B /12*

C /0*

D /01* D /12*

8. Transformacin de Moore a Mealy.

Para realizar la transformacin de una MEF en el modelo de Moore al modelo de Mealy, se debe partir del diagrama de transicin de la mquina de Moore.

Debido a que en el modelo de Moore la salida actual (Zu) es funcin exclusiva del estado actual (Su), la transformacin al modelo de Mealy se realiza de forma directa, mantenindose invariables los alfabetos de entrada y de salida.

Partiendo de la mquina de Moore, se va creando un estado de la mquina de Mealy por cada estado de la mquina original, y la salida asociada a cada estado original est presente en todos los lazos entrantes del estado correspondiente de la nueva mquina. Ntese que, debido a este hecho, en el momento inicial de la nueva mquina, as como en sus estados transitorios, no existir una salida, a diferencia de lo que ocurra en la mquina de Moore original.

Ejemplo: Sea la siguiente mquina de Moore:

{X} = {, } {Z} = {0, 1} {S} = {A, B, C}

A/0B/0

C/1

Se crea la nueva mquina de Mealy con:

Se crea el estado A* correspondiente a A, el estado B* correspondiente a B y el estado C* correspondiente a C. Debido a que el estado B tiene salida 0, la transicin de A* a B* con entrada debe tener salida 0. Equivalentemente, como el estado C tiene salida 1, la transicin de A* a C*

{X} = {, } {Z} = {0, 1}


38

con la entrada debe tener salida 1. De esta manera se van realizando las transiciones entre los nuevos estados y la mquina de Mealy correspondiente es la siguiente:

A*B*

C*

/1

/0

/1/0

/1

/0

Se puede ver que el comportamiento de ambas mquinas es idntico excepto en el momento de encendido, pues la nueva mquina no presenta salida hasta que no sale de su estado inicial, mientras que la mquina original s lo haca.

9. Clasificacin de estados y Clasificacin de submquinas.

Los estados de una MEF se pueden clasificar de la siguiente manera:

Estado Aislado: Un estado se dice aislado cuando nicamente posee autolazos, es decir, cuando no hay flechas que entren o salgan de ese estado en un diagrama de transicin. Una MEF puede caer en este tipo de estados slo en el momento de su encendido y no puede salir de l.

Si

Estado Transitorio: en un diagrama de transicin, los estados transitorios son aquellos que no poseen flechas entrantes, slo autolazos y flechas salientes. Una MEF puede caer en este tipo de estados al ser encendida, pero una vez que abandona el autolazo no puede volver a ese estado.

Si

Estado Permanente: un estado permanente es aquel que en un diagrama de transicin presenta flechas entrantes y autolazos, pero no tienen flechas salientes. Cuando una MEF alcanza un estado de este tipo, no puede salir de l.

Si


39

Estado Comn: en un diagrama de transicin, los estados comunes son aquellos que poseen autolazos, flechas salientes y entrantes. Son los estados normales de la MEF.

Si

Los estados pueden extrapolarse a Submquinas. Una submquina es un subconjunto de estados contenido en el conjunto de estados original de la mquina.

La clasificacin de las submquinas es equivalente a la clasificacin de los estados.

Submquinatransitoria

Submquinapermanente

Submquinaaislada

10. Estados k-equivalentes. Definicin. Propiedades.

Se define como secuencia de entrada a la sucesin de posibles valores que puede tomar la entrada de una MEF. Se define como secuencia de salida a la sucesin de posibles valores de la salida. De define como longitud de la secuencia a la cantidad de smbolos de la sucesin.

Un estado Si de la mquina M1 y un estado Sj de la mquina M2 se dicen k-equivalentes si M1 en el estado Si y M2 en el estado Sj al ser excitados por una secuencia de entrada de longitud k producen idnticas secuencias de salida.

Si Si y Sj no son k-equivalentes, se dice que son k-distinguibles. M1 y M2 pueden referirse a la misma mquina.

Por lo tanto Si y Sj son k-equivalentes si y solo si no hay forma de distinguir la mquina M1 en el estado Si de la mquina M2 en el estado Sj al observar sus terminales de salida cuando se les excita con una secuencia de entradas de longitud k. Por otro lado, Si y Sj son k-distinguibles si y solo si existe al menos una secuencia de entrada de longitud k que produce diferentes secuencias de salida al ser aplicada a M1 en Si y a M2 en Sj.

Propiedades:

a) La k-equivalencia obedece a las mismas leyes de la equivalencia: i) Ley Reflexiva: Si es k-equivalente a Si.


40

ii) Ley Simtrica: Si Si es k-equivalente a Sj, entonces Sj es k-equivalente a Si. iii) Ley Transitiva: Si Si es k-equivalente a Sj y Sj es k-equivalente a Sk, entonces Si es k-

equivalente a Sk. Por lo tanto la k-equivalencia puede ser aplicada directamente a grupos de estados de

cualquier tamao. La k-distinguibilidad, por el contrario, no obedece a estas leyes y slo puede ser aplicada a pares de estados.

b) Si dos estados son k-equivalentes, entonces son L-equivalentes L k. Si dos estados son k-distinguibles, entonces son L-distinguibles, L k.

c) Si los estados Si y Sj son k-equivalentes y sus k-sucesores con respecto a cualquier secuencia de entrada de longitud k son equivalentes, entonces Si = Sj. (donde k-sucesor es el estado al que pasa el estado Si o Sj luego de ser aplicada una secuencia de entrada de longitud k).

d) Si los estados Si y Sj son k-equivalentes, entonces sus k-sucesores con respecto a cualquier secuencia de entrada de longitud k, k, son equivalentes.

11. Estados equivalentes. Definicin. Propiedades.

Se define como secuencia de entrada a la sucesin de posibles valores que puede tomar la entrada de una MEF. Se define como secuencia de salida a la sucesin de posibles valores de la salida. De define como longitud de la secuencia a la cantidad de smbolos de la sucesin.

Un estado Si de la mquina M1 y un estado Sj de la mquina M2 se dicen equivalentes si al excitar M1 en el estado Si y M2 en le estado Sj con cualquier secuencia de entrada producen idnticas secuencias de salida.

Si Si y Sj no son equivalentes, se dice que son distinguibles. M1 y M2 pueden referirse a la misma mquina.

Por lo tanto Si y Sj son equivalentes si y solo si no hay forma de distinguir entre la mquina M1 en el estado Si de la mquina M2 en el estado Sj al observar sus terminales de salida. Por otro lado, Si y Sj son distinguibles si y solo si existe al menos una secuencia de entrada que al ser aplicada a M1 en Si y a M2 en Sj produce diferentes secuencias de salida.

La equivalencia entre Si y Sj se denota por Si = Sj y la distinguibilidad entre Si y Sj se denota por Si Sj.

Propiedades:

a) La equivalencia obedece a las siguientes leyes: i) Ley Reflexiva: Si = Si. ii) Ley Simtrica: Si Si = Sj, entonces Sj = Si. iii) Ley Transitiva: Si Si = Sj y Sj = Sk, entonces Si = Sk.

En consecuencia, la equivalencia entre estados puede ser tratada como una equivalencia ordinaria y aplicada directamente a grupos de estados de cualquier tamao. Por el contrario, la distinguibilidad no obedece a estas leyes.

b) Sean Si y Sj estados de la mquina M. Si las filas Si y Sj de la tabla de transicin de M son idnticas, entonces Si = Sj.

c) Sean Si y Sj estados de la mquina M. Si las filas Si y Sj de la subtabla Zu de la tabla de transicin de M son distintas, entonces Si Sj.

d) Sean Si y Sj estados de la mquina M. Si las filas Si y Sj de la tabla de transicin de M son iguales cuando Si se reemplaza por Sj o viceversa, entonces Si = Sj.


41

12. Tablas Pk. Uso para la minimizacin.

Minimizar una MEF significa reducirla al mnimo nmero de estados sin modificar su funcionamiento.

El mtodo de tablas Pk consiste en ir realizando tablas de estados k-equivalentes hasta encontrar todos los estados equivalentes de la MEF. Una vez logrado esto se tiene que cada grupo de estados equivalentes puede ser reemplazado por un solo estado equivalente.

En primer lugar se parte de la tabla de transicin de la MEF original en la cual se identifican todos los grupos de estados 1-equivalentes llamados clases. Esto se verifica si para cada estado las filas correspondientes a Zu son iguales.

El paso siguiente es examinar todos los estados pertenecientes a una clase para determinar si sus estados sucesores pertenecen todos a la misma clase. En caso afirmativo estos estados son 2-equivalentes y se escribe {P2} que es el conjunto de clases 2-equivalentes.

De esta manera se realizan las siguientes tablas donde el conjunto {Pk} de estados k-equivalentes quedan determinados segn sus sucesores pertenezcan a clases (k-1)-equivalentes.

Cuando el conjunto {Pk} no presenta clases nuevas al compararlo con el conjunto {Pk-1}, se da por terminada la minimizacin, siendo este conjunto el de las clases de estados equivalentes. Esta solucin es nica.

Ntese que ste es un proceso finito, pues en el peor de los casos se llega a hacer n-1 tablas, siendo n el nmero de estados de la MEF original.

Ejemplo: Zu Su+1

Su Xu 1 1 0 0 2 2 5 2 0 1 1 1 4 4 3 1 0 0 2 2 5 4 0 1 1 3 2 2 5 1 0 0

resumen-teorico (1).pdf

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