PlanAhead ソフ トウェア チュート リアル

クイック フロー概要

UG673 (v13.2) 2011 年 7 月 6 日

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改訂履歴次の表に、 この文書の改訂履歴を示します。

日付 バージョ ン 改訂内容

2011 年 3 月 1 日 13.1 ISE 13.1 リ リース用に改訂

2011 年 7 月 6 日 13.2 ISE 13.2 リ リース用に改訂。 技術的な内容のアップデートはなし

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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

PlanAhead ソフ トウェア チュート リアル : クイック フロー概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5チュート リ アルの目標. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5チュート リ アルの手順. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6手順 1 : 新規プロジェク トの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7手順 2 : [Sources] ビューとテキス ト エディ ターの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14手順 3 : デザインのシ ミ ュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16手順 4 : デザインの合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19手順 5 : デザインのインプリ メンテーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24手順 6 : 結果の解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26手順 7 : ビッ ト ス ト リーム ファ イルの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30ま とめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

付録 A : その他のリソースザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33PlanAhead 資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33ISE 資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

目次

4 japan.xilinx.com クイック フロー概要

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PlanAhead ソフ トウェア チュート リアル : クイック フロー概要

概要

このチュート リ アルでは、 Xilinx® PlanAhead™ ソフ ト ウェアの機能や利点を簡単に紹介します。

PlanAhead ソフ ト ウェアは、 さまざまなデザイン プロセスに使用できます。

チュート リアルの目標

このチュート リ アルでは、RTL を読み込んでからビッ ト ス ト リーム ファ イルを作成するまでを簡単

に説明します。 それぞれの機能を詳細に説明するチュート リ アルの名前と リ ンク も示します。

PlanAhead の解析機能の詳細は、 ほかのチュート リ アルで紹介しています。 すべてのコマンドやコ

マンド オプシ ョ ンの説明が含まれているわけではあ り ませんので、 ご了承ください。 このチュート

リ アルでは、 ISE® Design Suite ソフ ト ウェアの一部と して含まれる PlanAhead ソフ ト ウェアの機

能を使用しています。

はじめに

ソフ トウェア要件

PlanAhead ソフ ト ウェアは、 ISE Design Suite ソフ ト ウェアをインス トールする と インス トールさ

れます。チュート リ アルを始める前に、PlanAhead が起動できるか、チュート リ アル デザイン デー

タがインス トールされているかを確認して ください。

インス トール方法およびその詳細は、 付録 A 「その他のリ ソース」 に示される 『ISE Design Suite :インス トールおよびライセンス ガイ ド』 (UG798) を参照してください。

ハードウェア要件

大規模デバイスで PlanAhead ソフ ト ウェアを使用するには、2GB 以上の RAM が推奨されます。こ

のチュート リ アルでは、小型の XC6VLX75T デザインを使用し、1 度に開く こ とができるデザイン

数を制限していますので、 1GB で十分ですが、 パフォーマンスに影響のでるこ と もあ り ます。

チュート リアル デザインの説明

このチュート リ アルでは、 bft という小型デザインを含む小型のサンプル デザインを使用します。

bft デザインには、 VHDL および Verilog ファ イルが複数含まれます。

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チュート リアルの手順

このデザインは、 XC6VLX75T デバイスをターゲッ トにしています。 ハード ウェア リ ソースや

チュート リ アルにかかる時間、データ サイズを節約するために、小型のデザインを使用しています。

チュート リアル デザイン ファイルのディ レク ト リ

1. 次のザイ リ ンクスのウェブサイ トから PlanAhead_Tutorial.zip ファ イルをダウンロード

します。

http://japan.xilinx.com/support/documentation/dt_planahead_planahead13-2_tutorials.htm

2. 書き込み権のあるディ レク ト リに ZIP ファ イルを抽出します。

解凍された PlanAhead_Tutorial データ ディ レク ト リは、このチュート リ アルでは <Extract_Dir> と記述します。

チュート リ アルのサンプル データは、チュート リ アルを実行中に変更されます。各チュート リ アル

を実行する前に、 まず元の PlanAhead_Tutorial データのコピーを取っておいてください。

チュート リアルの手順

このチュート リ アルは、 次の手順で構成されています。

「手順 1 : 新規プロジェク トの作成」

「手順 2 : [Sources] ビューとテキス ト エディ ターの使用」

「手順 3 : デザインのシ ミ ュレーシ ョ ン」

「手順 4 : デザインの合成」

「手順 5 : デザインのインプリ メンテーシ ョ ン」

「手順 6 : 結果の解析」

「手順 7 : ビッ ト ス ト リーム ファ イルの作成」

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手順 1 : 新規プロジェク トの作成

手順 1 : 新規プロジェク トの作成

PlanAhead では、使用されるデザイン フローの段階によってさまざまなタイプのプロジェク ト を作

成できます。RTL (レジスタ転送レベル) ソースは、開発、解析、合成、インプリ メンテーシ ョ ン、BITファ イル生成などのプロジェク ト を作成するために使用できます。

ソフ トウェアの起動

• Windows の場合、 Xilinx PlanAhead 13 のデスク ト ップ アイコンをダブルク リ ッ クするか、 [スタート ] → [プログラム] → [Xilinx ISE Design Suite 13.2] → [PlanAhead] → [PlanAhead] をク リ ッ ク します。

• Linux の場合は、 <Extract_Dir>/PlanAhead_Tutorial/Tutorial_Created_Data ディ レク ト リ

に移動し、 planAhead と入力します。

PlanAhead の Getting Started ページが開きます。

PlanAhead の Getting Started ページには、 プロジェク ト を開いたり、作成したり、 ドキュ メン ト を

確認する リ ンクが含まれます。

X-Ref Target - Figure 1

図 1 : PlanAhead の Getting Started ページ

8 japan.xilinx.com クイック フロー概要

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手順 1 : 新規プロジェク トの作成

<Extract_Dir>\PlanAhead_Tutorial\Sources\hdl ディ レク ト リの RTL ソース ファイルを使用して project_1 という RTL プロジェク ト を新規に作成

1. [Getting Started] ページの Create New Project という リ ンクをク リ ッ ク します。

[Create a New PlanAhead Project] ページが開きます。

2. [Next] をク リ ッ ク します。

[Project Name] ページが表示されます。

3. 参照ボタンで次のフォルダを指定します。

<Extract_Dir>\PlanAhead_Tutorial\Tutorial_Created_Data

4. プロジェク ト名はデフォルトの project_1 のままにしておき、 [Next] をク リ ッ ク します。

X-Ref Target - Figure 2

図 2 : 新規プロジェク ト作成の概要ページ

X-Ref Target - Figure 3

図 3 : [New Project] ダイアログ ボックスの [Project Name] ページ

クイック フロー概要 japan.xilinx.com 9UG673 (v13.2) 2011 年 7 月 6 日

手順 1 : 新規プロジェク トの作成

[Design Source] ページが表示されます。

5. [Specify RTL Sources] をオンにし、 [Next] をク リ ッ ク します。

[Add/Create Sources] ページが表示されます (図 5)。

ディ レク ト リ、 ファイル、 VHDL ライブラリおよびソース タイプの追加

1. [Add Files] ボタンをク リ ッ ク し、 次のディ レク ト リ を選択します。

<Extract_Dir>/PlanAhead_Tutorial/Sources/hdl.

2. Ctrl キーを押しながら、async_fifo.v、bft.vhdl、bft_tb.v、FifoBuffer.v を選択し、[OK] をク リ ッ

ク します。

3. [Add Directories] ボタンをク リ ッ ク し、 次のディ レク ト リ を選択します。

<Extract_Dir>/PlanAhead_Tutorial/Sources/hdl/bftLib

4. bftLib の [Library] の列の work をク リ ッ ク し、 bftLib と入力します。

5. bft_tb.v ファ イルの [HDL Source for] 列で [Simulation only] を選択します。

6. 必要であれば、[Scan and Add RTL Include Files into Project]、[Copy Sources into Project]、[AddSources from Subdirectories] の 3 つのチェッ ク ボッ クスをオンにします。

X-Ref Target - Figure 4

図 4 : インポートする RTL ソースの選択

10 japan.xilinx.com クイック フロー概要

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手順 1 : 新規プロジェク トの作成

7. ページが図 5 のよ うになっているかど うか確認します。

8. [Next] をク リ ッ ク します。

[Add Existing IP] ページが表示されます。 CORE Generator™ ソフ ト ウェアのプロジェク ト

ファ イル (.xco) から既存の IP (Intellectual Property) を選択できます。ただし、このチュート リ

アルでは IP をプロジェク トにインポートする手順については示しません。

9. [Next] をク リ ッ ク します。

X-Ref Target - Figure 5

図 5 : プロジェク トに追加するソースの選択

X-Ref Target - Figure 6

図 6 : カスタム ファイルをソースとして追加

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手順 1 : 新規プロジェク トの作成

[Constraints Files] ページが表示されます。

制約ファイルの追加

1. [Add Files] ボタンをク リ ッ ク し、<Extract_Dir>/PlanAhead_Tutorial/Sources/bft.ucf ファ イル

を選択し、 [OK] をク リ ッ ク します。

2. [Next] をク リ ッ ク します。

[Default Part] ページが表示されます

デフォルト デバイスの選択

1. [Filter] フ ィールドの [Family] プルダウン メニューから [Virtex6] を選択します。

リ ス トには Virtex®-6 デバイスのみが表示されるよ うになり ます。

2. [Sub-Family] プルダウン メニューから [Virtex6 LXT] を選択します。

リ ス トには Virtex-6 LXT デバイスのみが表示されるよ うになり ます。

X-Ref Target - Figure 7

図 7 : 制約ファイルの追加

12 japan.xilinx.com クイック フロー概要

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手順 1 : 新規プロジェク トの作成

3. [Search] フ ィールドに 75t と入力します。 75t デバイスのみが表示されます。

4. xc6vlx75tff484-1 デバイスを選択し、 [Next] をク リ ッ ク します。

5. サマリ を確認したら、 [Finish] をク リ ッ ク します。

PlanAhead 環境が開きます。

X-Ref Target - Figure 8

図 8 : ファ ミ リおよびデフォルト パーツの選択

クイック フロー概要 japan.xilinx.com 13UG673 (v13.2) 2011 年 7 月 6 日

手順 1 : 新規プロジェク トの作成

X-Ref Target - Figure 9

図 9 : PlanAhead 環境

14 japan.xilinx.com クイック フロー概要

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手順 2 : [Sources] ビューとテキスト エディ ターの使用

手順 2 : [Sources] ビューとテキスト エディ ターの使用

PlanAhead ソフ ト ウェアには、Verilog、VHDL、NGC 形式のコア、UCF/NCF 制約ファイル、特定

のシ ミ ュレーシ ョ ン ソースなどさまざまなファイル形式のデザイン ソースを追加できます。これら

のファイルは、[Sources] ビューに分類されて表示されます。RTL ソースの作成または開発には、含

まれているテキス ト エディ ターを使用します。サードパーティのテキス ト エディ ターを使用するよ

うに設定するこ と もできます。

[Sources] ビューとプロジェク ト サマリの確認

1. [Project Summary] の情報を確認します。デザインの進捗状況に応じて、表示される情報は増え

ていきます。

2. [Sources] ビューを確認します。 必要であれば、 ビューをスクロールまたはサイズ変更します。

ソースはファイルの種類別に表示されます。 [Design Sources] フォルダからは、 VHDL および

Verilog ソース ファ イルの情報が確認できます。

[Sources] ビュー コマンド とテキス ト エディ ターの確認

1. [Sources] ビューで VHDL ソースの 1 つを選択します。

2. 右ク リ ッ ク し、 [Sources] ビューのポップアップ メニューでど ういう コマンドが表示されるか

確認してみてください。

3. [Open File] をク リ ッ ク し、 テキス ト エディ ターでファイルをスクロールしてみます。

メモ : [Sources] ビューでソース ファ イルをダブルク リ ッ ク しても、 テキス ト エディ ターでそ

れらを表示するこ とができます。

X-Ref Target - Figure 10

図 10 : ソースの表示

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手順 2 : [Sources] ビューとテキスト エディ ターの使用

4. テキス ト エディ ターで右ク リ ッ ク し、 [Find in Files] をク リ ッ ク します。 さまざまな検索オプ

シ ョ ンを含む [Find in Files] ダイアログ ボッ クスが表示されます。

5. clk と入力し、 [Find] をク リ ッ ク します。

[Find in Files] ビューが PlanAhead 環境の下部にある メ ッセージ エリ アに表示されます。

6. [Find in Files] ビューでディ レク ト リ を展開し、 clk を含む文の 1 つを選択する と、そのファイ

ルがテキス ト エディ ターで表示されます。

7. [Find in Files – Occurrences] ビューを閉じます。

8. テキス ト エディ ターで開いた RTL ファ イルのタブもそれぞれ閉じます。

PlanAhead には、 RTL 解析および IP カスタマイズ環境も含まれます。 この環境については、 付録

A 「その他のリ ソース」 に示される 『PlanAhead ソフ ト ウェア チュート リ アル : RTL デザインおよ

び IP 生成』 (UG675) を参照してください。Flow Navigator の [RTL Design] ボタンをク リ ッ クする

と、 この機能を簡単に確認できます。 RTL デザインでは、 RTL ネッ ト リ ス ト 、回路図、 グラフ ィカ

ル階層、 概算リ ソースの統計などを含むさまざまな解析ビューを確認できます。 ビュー同士が連動

しているので、 素早く RTL をデバッグおよび最適化できます。

ザイ リ ンクスの IP カタログからは、ザイ リ ンクスの CORE Generator ソフ ト ウェアへアクセスし、

IP を生成できます。カタログはさまざまな方法で分類および検索できます。 IP はカスタマイズ、生

成、インスタンシエートできます。RTL でのパフォーマンスや電力を改善するための RTL DRC (デザイン ルール チェッ ク ) も複数含まれています。

X-Ref Target - Figure 11

図 11 : ファイル内の検索

X-Ref Target - Figure 12

図 12 : 検出結果の表示

16 japan.xilinx.com クイック フロー概要

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手順 3 : デザインのシミ ュレーシ ョ ン

手順 3 : デザインのシミ ュレーシ ョ ン

PlanAhead ソフ ト ウェアは、 ザイ リ ンクスの ISim 論理シ ミ ュレーシ ョ ン環境と連動します。

PlanAhead では、 合成ソースをプロジェク トに追加および管理できます。 ユーザーは、 シ ミ ュレー

シ ョ ン オプシ ョ ンを設定し、 さまざまなシ ミ ュレーシ ョ ン ソース セッ ト を作成/管理できるほか、

RTL ソースを使用して合成前にビヘイビア シ ミ ュレーシ ョ ン、インプリ メンテーシ ョ ン後にタイ ミ

ング シ ミ ュレーシ ョ ンが実行できます。

[Behavioral Simulation] コマンドを実行する と、1 つの ISim の run が設定および実行できます。 こ

のコマンドは、 PlanAhead 環境の左側の Flow Navigator から起動できます。

[Behavioral Simulation] コマンドは、 [RTL Design] からも実行できます。

シミ ュレーシ ョ ン オプシ ョ ンの確認とビヘイビア シミ ュレーシ ョ ンの実行

1. Flow Navigator で [Behavioral Simulation] をク リ ッ ク します。

[Launch Behavioral Simulation] ダイアログ ボッ クスが表示されます。

2. [Simulation Top Module Name] の参照ボタンをク リ ッ ク して [bft_tb] を選択し、 [OK] をク

リ ッ ク します。

3. [Options] ボタンをク リ ッ ク します。

X-Ref Target - Figure 13

図 13 : ビヘイビア シミ ュレーシ ョ ンの起動

X-Ref Target - Figure 14

図 14 : [Launch Behavioral Simulation] ダイアログ ボックス

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手順 3 : デザインのシミ ュレーシ ョ ン

[Simulation Options] ダイアログ ボッ クスが開きます。

シ ミ ュレーシ ョ ン起動オプシ ョ ンが表示されます。

4. [Language Options] タブをク リ ッ ク し、 起動オプシ ョ ンを確認します。 [OK] をク リ ッ ク しま

す。

5. [Launch] をク リ ッ ク し、 ISim シ ミ ュレーシ ョ ン環境を起動します。

X-Ref Target - Figure 15

図 15 : [Simulation Options] ダイアログ ボックス

18 japan.xilinx.com クイック フロー概要

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手順 3 : デザインのシミ ュレーシ ョ ン

ISim シ ミ ュレーシ ョ ン環境が表示されます。

ISim 環境でソース ファ イルを変更する と、 PlanAhead のソース ファ イルもアップデート され

ます。 この 2 つのツールは、 同じソースを参照しています。

6. ISim で [File] → [Exit] をク リ ッ ク し、 ISim を閉じます。

ISim を使用したシ ミ ュレーシ ョ ンの詳細は、 付録 A 「その他のリ ソース」 に示される 『ISESimulator (ISim) アドバンス チュート リ アル』 (UG682) を参照してください。

X-Ref Target - Figure 16

図 16 : ISim シミ ュレーシ ョ ン環境

クイック フロー概要 japan.xilinx.com 19UG673 (v13.2) 2011 年 7 月 6 日

手順 4 : デザインの合成

手順 4 : デザインの合成

PlanAhead では、1 つまたは複数の合成を順番どおりに、または同時にコンフ ィギュレーシ ョ ン、起

動、 監視できます。

[Synthesize] コマンドを実行する と、 1 つの run を設定して起動できます。 このコマンドは、

PlanAhead 環境の左側の Flow Navigator に表示されています。

Flow Navigator からは、 合成、 インプリ メンテーシ ョ ン、 およびビッ ト ス ト リームの生成などの主

なデザイン コンパイル プロセスすべてが起動できます。また、コンパイル済みRTL デザイン、合成

済みネッ ト リ ス ト デザイン、 またはインプリ メン ト済みデザイン結果を開く こ と もできます。オプ

シ ョ ンですが、デザイン プロセスの各段階でデザイン解析および制約指定を可能にするこ と もでき

ます。

合成オプシ ョ ンの確認、 合成の起動、 run の監視

1. Flow Navigator で、 [Synthesize] ボタンの横にある ド ロ ップダウン メニューから [SynthesisSettings] を選択します。

X-Ref Target - Figure 17

図 17 : Flow Navigator

20 japan.xilinx.com クイック フロー概要

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手順 4 : デザインの合成

[Synthesis Settings] ダイアログ ボッ クスが開きます。

2. 必要であれば、 [Top Module Name] フ ィールドをク リ ッ ク して bft と入力します。

3. [Part] および [Constraint Set] はデフォルトのままにします。

4. [Options] の [...] ボタンをク リ ッ ク し、 次のダイアログ ボッ クスを表示します。

5. 使用可能なオプシ ョ ンを確認します。

6. [Strategy] ド ロ ップダウン メニューから使用可能な合成ス ト ラテジを確認し、 [Cancel] をク

リ ッ ク します。

X-Ref Target - Figure 18

図 18 : [Synthesis Settings] ダイアログ ボックス

X-Ref Target - Figure 19

図 19 : [Design Run Settings] ダイアログ ボックス

クイック フロー概要 japan.xilinx.com 21UG673 (v13.2) 2011 年 7 月 6 日

手順 4 : デザインの合成

7. [Launch Options] の [...] ボタンをク リ ッ ク し、 次のダイアログ ボッ クスを表示します。

8. オプシ ョ ンを確認し、 [Launch Runs on Local Host] をオンにして [OK] をク リ ッ ク します。

9. [Synthesis Settings] ダイアログ ボッ クスで [Run] をク リ ッ ク し、 run を開始します。

右上のステータスバーに、 Synthesizing (XST) と表示されます。 これは合成が実行中であ

るこ とを示します。[Cancel] ボタンをク リ ッ クする と、合成 run が停止され、run データは削除

されます。

[Compilation] ビューには ISE コマンドからの出力メ ッセージが、 [Messages] ビューにはフ ィ

ルタされた警告およびエラー メ ッセージが表示されます。[Messages] ビューの合成メ ッセージ

をク リ ッ クする と、 RTL ファ イルが開き、 該当する RTL コードの行が表示されます。

ネッ ト リス ト デザインを開く

1. 合成が終了したら、 [Synthesis Completed] ダイアログ ボッ クスで [Open Netlist Design] をク

リ ッ ク します。

2. メ ッセージが表示されたら、 [Yes] をク リ ッ ク し、 RTL デザインを閉じます。

X-Ref Target - Figure 20

図 20 : 合成起動オプシ ョ ンの選択

22 japan.xilinx.com クイック フロー概要

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手順 4 : デザインの合成

PlanAhead Design Planner ビュー レイアウ ト環境に合成済みネッ ト リ ス ト 、 ターゲッ ト パー

ツ、 適用された制約セッ トが表示されます。

メモ : Flow Navigator の [Netlist Design] ボタンをク リ ッ ク しても この環境が表示されます。プ

ルダウン メニューには、 さまざまな run 結果、 制約、 またはターゲッ ト デバイスでデザイン

を開くオプシ ョ ンがあ り ます。

PlanAhead には優れたデザイン解析およびフロアプラン環境が含まれます。PlanAhead の解析

およびフロアプラン環境を使用する と、 さまざまなデバイス、 タイ ミ ング制約または配置制約

などを試すこ とができます。 これらの機能については、別の PlanAhead チュート リ アルで説明

します。

3. さまざまなビューや情報を確認します。

PlanAhead には、異なるデザイン タスクを実行しやすくするために、複数のビュー レイアウ ト

があ り ます。 たとえば、 I/O Planning レイアウ トでは I/O ピンの調査および制約の割り当てが

でき、 Design Analysis レイアウ トではデザインのロジッ クの解析および制約の適用ができま

す。 カスタマイズされたレイアウ ト を作成して表示させるこ と もできます。

X-Ref Target - Figure 21

図 21 : ネッ ト リス ト デザインを開く

クイック フロー概要 japan.xilinx.com 23UG673 (v13.2) 2011 年 7 月 6 日

手順 4 : デザインの合成

4. PlanAhead 環境の一番上のツールバーにあるプルダウン メニューから [I/O Planning] を選択

します。

さまざまなビューや情報を確認します。

メモ : PlanAhead には、 I/O ピン配置環境が含まれます。 この環境については、 付録 A 「その

他のリ ソース」 に示される 『PlanAhead ソフ ト ウェア チュート リ アル : ChipScope を使用した

デバッグ』 (UG677) を参照してください。 I/O ピン配置は、 RTL デザインの合成前、 ネッ ト リ

ス ト デザインの合成後に実行できます。 合成後には、 関連する DRC を使用して最適な I/O およびクロ ッ クを配置するこ とができます。

5. ツールバーの同じプルダウン メニューから [Design Analysis] を選択します。

XST レポート ログ ファイルの表示

1. PlanAhead 環境の一番下の [Reports] ビュー タブをク リ ッ ク します。

メモ : ビュー タブが表示されていない場合は、 [Window] → [Reports] をク リ ッ ク します。

2. [XST Report] をダブルク リ ッ ク して XST レポート をワークスペースに表示します。

3. スクロール ダウンして XST レポート を確認します。

4. ビュー タブの X マークをク リ ッ ク して、 XST レポート を閉じます。

PlanAhead には、ChipScope™ デバッグ コアの挿入環境も含まれます。 この環境については、付録

A 「その他のリ ソース」 に示される 『PlanAhead ソフ ト ウェア チュート リ アル : ChipScope を使用

したデバッグ』 (UG677) を参照してください。 PlanAhead では、 デバッグするロジッ ク信号を表示

および選択できます。 デバッグ コアはコンフ ィギュレーシ ョ ンおよびインプリ メンテーシ ョ ンし、

自動的に最上位レベルのデザイン ネッ ト リ ス トに追加でき、デザイン ネッ ト リ ス ト を変更しても維

持されます。

解析および制約の定義が終了したら、 [Netlist Design] を閉じます。 これによ り、システム メモ リが

保持され、 複数の編集環境が同時に開かれるこ とのないよ うにな り ます。 X ボタンをク リ ッ クする

か、Flow Navigator の [Netlist Design] ボタンのプルダウン メニューから [Netlist Design] を閉じる

こ とができますが、 こ こでは、 開いたままにしておきます。

X-Ref Target - Figure 22

図 22 : I/O Planning ビュー レイアウト を開く

24 japan.xilinx.com クイック フロー概要

UG673 (v13.2) 2011 年 7 月 6 日

手順 5 : デザインのインプリ メンテーシ ョ ン

手順 5 : デザインのインプリ メンテーシ ョ ン

PlanAhead のインプ リ メンテーシ ョ ン オプシ ョ ンには柔軟性があ り、複数のインプリ メンテーシ ョ

ン ス ト ラテジを複数の run に指定して、 最適な結果を検出するこ とができます。

インプリ メンテーシ ョ ン オプシ ョ ンの確認、 インプリ メンテーシ ョ ンの起動、run の監視

1. Flow Navigator で、 [Implement] ボタンの横にある ド ロ ップダウン メニューから

[Implementation Settings] を選択します。

[Implementation Settings] ダイアログ ボッ クスが開きます。

2. [Part] および [Constraint Set] はデフォルトのままにします。

3. [Options] の [...] ボタンをク リ ッ ク し、 次のダイアログ ボッ クスを表示します。

4. 使用可能なオプシ ョ ンを確認します。 [Strategy] ド ロ ップダウン メニューから使用可能なイン

プリ メンテーシ ョ ン ス ト ラテジを確認し、 [Cancel] をク リ ッ ク します。

5. [Implementation Settings] ダイアログ ボッ クスで [Run] をク リ ッ ク し、 run を開始します。

X-Ref Target - Figure 23

図 23 : [Implementation Settings] ダイアログ ボックス

X-Ref Target - Figure 24

図 24 : [Options] ダイアログ ボックス

クイック フロー概要 japan.xilinx.com 25UG673 (v13.2) 2011 年 7 月 6 日

手順 5 : デザインのインプリ メンテーシ ョ ン

右上のステータスバーに、 Implementing (NGDBuild) と表示されます。 これは ISE のイン

プリ メンテーシ ョ ンが実行中であるこ とを示します。

[Compilation] ビューには ISE コマンドからの出力が、 [Messages] ビューにはフ ィルタされた

警告およびエラー メ ッセージが表示されます。

6. 終了したら、[Implemented Design] ダイアログ ボッ クスで [Open Implemented Design] を選択

し、 [OK] をク リ ッ ク します。

7. インプリ メンテーシ ョ ン済みデザインが開く前に、 [Yes] をク リ ッ ク し、 [Netlist Design] を閉

じます。

26 japan.xilinx.com クイック フロー概要

UG673 (v13.2) 2011 年 7 月 6 日

手順 6 : 結果の解析

手順 6 : 結果の解析

PlanAhead では、 配置およびタイ ミ ング結果を素早く インポート して、 終了した実行を解析できま

す。 インポート された配置は 「未固定」 の LOC 制約と して表示されます。 [Timing Results] ビュー

に TRACE のタイ ミ ング結果が表示されます。

メモ : デザイン解析およびフロアプランについては、 付録 A 「その他のリ ソース」 に示される

『PlanAhead ソフ ト ウェア チュート リ アル : デザイン解析およびフロアプラン』 (UG676) を参照し

て ください。

インプリ メンテーシ ョ ン済みデザインを開き、 結果を簡単に確認

PlanAhead 環境にインプ リ メンテーシ ョ ンされたデザインを読み込まれます (図 25)。

Flow Navigator の [Implemented Design] ボタンをク リ ッ ク してもインプリ メン ト済みのデザイン

環境が表示されます。プルダウン メニューには、 さまざまな run 結果のインプリ メン ト済みデザイ

ンを開くオプシ ョ ンがあ り ます。

X-Ref Target - Figure 25

図 25 : インプリ メンテーシ ョ ン結果を開く

クイック フロー概要 japan.xilinx.com 27UG673 (v13.2) 2011 年 7 月 6 日

手順 6 : 結果の解析

配置が [Device] ビューに、 TRACE タイ ミ ング結果が [Timing Results] ビューに表示されます。結

果は、 上の図と異なるこ と もあ り ます。

1. [Reports] タブをク リ ッ ク し、[MAP Report] をダブルク リ ッ ク してマップ レポート をワークス

ペースに表示します。

メモ : ビュー タブが表示されていない場合は、 [Window] → [Reports] をク リ ッ ク します。

2. スクロール ダウンしてマップ レポート を確認します。

3. [Workspace] タブの X マークをク リ ッ ク して、 マップ レポート を閉じます。

4. [Device] ビューで [Hide/Show I/O Nets] ボタン をク リ ッ ク し、 I/O 接続を表示します。

5. [Device] ビューで [Hide/Show I/O Nets] ボタン をク リ ッ ク し、I/O 接続を非表示にします。

6. [Timing Result] ビューで一番上のタイ ミ ング パスをク リ ッ ク します。

このパスは [Device] ビューでハイライ ト されます。 別のビューには、そのパスのロジッ ク オブ

ジェク トが選択されます。

7. [Path Properties] ビューで [Maximize] ボタン をク リ ッ ク します。

X-Ref Target - Figure 26

図 26 : インプリ メンテーシ ョ ン結果からのタイ ミング パスのハイライ ト

28 japan.xilinx.com クイック フロー概要

UG673 (v13.2) 2011 年 7 月 6 日

手順 6 : 結果の解析

[Path Properties] ビューが表示されます (図 27)。

[Path Properties] レポートは、TRACE レポート と類似しており、 リ ンクのいずれかをク リ ッ ク

する と、 そのロジッ ク オブジェク ト またはサイ トが選択されます。

8. [Path Properties] ビューで [Restore] ボタン をク リ ッ ク し、 表示を元に戻します。

9. [Timing Results] ビューで [View] ツールバーの [Schematic] ボタン をク リ ッ クするか、

ポップアップ メニューから [Schematic] を選択します。

X-Ref Target - Figure 27

図 27 : パス プロパティの確認

クイック フロー概要 japan.xilinx.com 29UG673 (v13.2) 2011 年 7 月 6 日

手順 6 : 結果の解析

[Schematic] ビューが開きます (図 28)。

回路図に選択したパスのロジッ ク オブジェク トおよびロジッ ク階層が表示されるので、フロア

プランするロジッ ク モジュールが見やすくな り ます。 また、 現在のビューで表示されている

ネッ トおよびインスタンスを検出するためのリ ンク も表示されます。

メモ : PlanAhead には、 デザイン解析およびフロアプラン環境も含まれます。 この環境につい

ては、 付録 A 「その他のリ ソース」 に示される 『PlanAhead ソフ ト ウェア チュート リ アル : デザイン解析およびフロアプラン』 (UG676) を参照してください。 解析機能を使用する と、 デザ

インやインプリ メンテーシ ョ ン結果を確認できます。よ り最適な矛盾のない結果を得るために、

制約を適用するこ と もできます。

10. [Schematic] ビューを閉じます。

X-Ref Target - Figure 28

図 28 : 回路図でのタイ ミング パスの表示

30 japan.xilinx.com クイック フロー概要

UG673 (v13.2) 2011 年 7 月 6 日

手順 7 : ビッ トス ト リーム ファイルの作成

手順 7 : ビッ トス ト リーム ファイルの作成

[Generate Bitstream] コマンドを使用して、 デザインのビッ ト ファイルを作成

1. Flow Navigator で、[Program and Debug] ボタンをク リ ッ ク し、[Generate Bitstream] を選択し

ます。

[Run Bitgen] ダイアログ ボッ クスが表示されます。

2. [OK] をク リ ッ ク します。

3. Flow Navigator で [Program and Debug] ボタンをク リ ッ ク し、 ビッ ト ス ト リームの作成後に

ChipScope Analyzer や iMPACT プログラム ツールが起動できるよ うになっているこ とを確認

します。

インプリ メン ト済みデザインのプロジェク ト サマリを確認

1. [Project Summary] ビューのタブをク リ ッ ク し、 表示されている情報を確認します。

2. [File] → [Exit] をク リ ッ ク し、保存するかど うかを尋ねる メ ッセージが表示されたら [Yes] をク

リ ッ ク し、 [OK] をク リ ッ ク して PlanAhead を閉じます。

まとめ

このチュート リ アルでは、小型の PlanAhead RTL プロジェク ト を使用して、基本的な PlanAhead デザイン フローを簡単に説明しました。こ こでは、まず RTL プロジェク ト を作成し、テキス ト エディ

ターで RTL ソースを確認しました。次にシ ミ ュレーシ ョ ン オプシ ョ ンを確認し、 ISim を起動しま

した。 その後、 さまざまな合成実行オプシ ョ ンを確認し、 合成を実行し、 ネッ ト リ ス ト デザインを

開いて結果をインポート しました。 インプリ メンテーシ ョ ン オプシ ョ ンを確認して、 インプ リ メン

X-Ref Target - Figure 29

図 29 : ビッ トス ト リーム ファイルの生成

クイック フロー概要 japan.xilinx.com 31UG673 (v13.2) 2011 年 7 月 6 日

まとめ

テーシ ョ ンを実行し、実行結果を監視し、コマンド レポート ファ イルを確認し、その結果をインポー

ト してタイ ミ ング パスを解析し、 最後にビッ ト ス ト リーム ファ イルを作成しました。

32 japan.xilinx.com クイック フロー概要

UG673 (v13.2) 2011 年 7 月 6 日

まとめ

クイック フロー概要 japan.xilinx.com 33UG673 (v13.2) 2011 年 7 月 6 日

付録 A

その他のリソース

ザイリンクス リソース • 『ISE Design Suite : インス トールおよびラインセス ガイ ド』 (UG798) :

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/iil.pdf

• 『ISE Design Suite 13 : リ リース ノート ガイ ド』 (UG631) : http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/irn.pdf

• ザイ リ ンクス資料 :http://japan.xilinx.com/support/documentation.htm

• ザイ リ ンクス 用語集 :http://japan.xilinx.com/support/documentation/sw_manuals/glossary.pdf

• ザイ リ ンクス サポート : http://japan.xilinx.com/support.htm

• ビデオ デモ :http://japan.xilinx.com/products/design_resources/design_tool/resources/index.htm

PlanAhead 資料

• 『PlanAhead ユーザー ガイ ド』 (UG632) :http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/PlanAhead_UserGuide.pdf

• PlanAhead 手法ガイ ド :http://japan.xilinx.com/support/documentation/dt_planahead_planahead13-2_userguides.htm

• PlanAhead チュート リ アル :http://japan.xilinx.com/support/documentation/dt_planahead_planahead13-2_tutorials.htm

• 『PlanAhead ソフ ト ウェア チュート リ アル :ChipScope を使用したデバッグ』 (UG677)http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/PlanAhead_Tutorial_Debugging_w_ChipScope.pdf

• 『PlanAhead ソフ ト ウェア チュート リ アル : デザイン解析およびフロアプラン』 (UG676)http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/PlanAhead_Tutorial_Design_Analysis_Floorplan.pdf

• 『PlanAhead ソフ ト ウェア チュート リ アル : I/O ピン配置』 (UG674)http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/PlanAhead_Tutorial_IO_Pin_Planning.pdf

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UG673 (v13.2) 2011 年 7 月 6 日

付録 A : その他のリソース

• 『PlanAhead ソフ ト ウェア チュート リ アル : RTL デザインおよび IP の生成』 (UG675)http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/PlanAhead_Tutorial_RTL_Design_IP.pdf

ISE 資料

• 『ISE Simulator (ISim) In-Depth Tutorial』 (UG682) :http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_2/ug682.pdf