multi-core prozessoren für leistungshungrige

Peter Behr

Bereich: Eingebettete Systeme (EST)

Nationaler Informationstag 25. Mai 2011 in Bonn

Multi-Core Prozessoren für leistungshungrige Weltraumanwendungen

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Fraunhofer FIRST - Facts

Ihr Technologie-Partner im Südosten Berlins!

– Gegründet 1983 als Institut der GMD

� Schwerpunkt Rechnerarchitektur

� IL: Prof. Wolfgang Giloi

– In den 90er Jahren Integration mehrerer Gruppen

� Schwerpunkt: Softwaretechnik

� IL: Prof. Stefan Jähnichen

– Seit 2001 Fraunhofer Institut

� 3 Abteilungen, ca. 130 MA, davon 85 WMs

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Fraunhofer FIRST – Struktur

– Eingebettete Systeme (EST)

� Maßgeschneiderte Architekturen:

Fehlertoleranzkonzepte, Multi-Core, zuverlässige Middleware, modellbasierter Entwurf (HW/SW)

� Softwarequalität: Test, Analyse und Verbesserung von Kundensystemen

– Interaktive Systeme (ISY)

� Visualisierungstechnologien: Kuppelprojektion, digitale Litfaßsäule, Bildverarbeitung

� Simulationswerkzeuge (Modelica)

– Intelligente Datenanalyse (IDA)

� Mehrdimensionale Statistik

� z.B. Brain-Computer-Interface

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Maßgeschneiderte Architekturen – Kompetenzfelder– Entwurf + Modellierung

� Requirements Engineering� Safety- + Redundanzkonzepte

– Bewertung

� Modellierung bestehender Architekturen� Risiko- + Schwachstellenanalyse (FMEA)� Zertifizierung

– Standards + Technologien

� IEC 61508� SoC, FPGA, Multi-Core, SOA� UML, Autosar

– Realisierung

� Architekturentwurf, Systemdesign� Simulation, Optimierung und Herstellung von Prototypen� Qualitätssicherung durch Simulation bis zur

physikalischen Ebene (first time right)

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– Team

� 15 wissenschaftliche Mitarbeiter verschiedener skills

� vom erfahrenen Berater bis zum Entwickler

– Wissenschaftliche Kooperationen

� Prof. Jähnichen, TU Berlin, FachgebietSoftwaretechnik

� Prof. Schlingloff, Humboldt U Berlin, FachgebietSpezifikation, Verifikation und Testtheorie

� Prof. Behr Universität Potsdam, FachgebietRechnerarchitektur

� 25 Jahre Erfahrung in Entwurf, Bewertung, Entwicklung und Realisierung von komplexen HW + SW Systemen

� Über 10 Jahre Projekterfahrung in Raumfahrtanwendungen

Maßgeschneiderte Architekturen – Das Team

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Feb. 1999 OHB Joint BMBF Proposal “Multifunctional COTS based space craft computer“Nov. 1999 DLR PowerBIRD Fault tolerant space craft bus computer (SBC)2000 DLR FUEGOF Control software for infrared camera WMIR2001 DLR MULTISAT Multifunctional OBCS based on PowerPC (Study)2002 DLR SATCONST Simulator for real time formation flying based on BIRD 2002 KIAM RAS, DLR GLASNOST Data acquisition and real time on-board processing for

high resolution hyper spectral camera system (ISTC #2323)2002 OHB ROKVISS Proposal2002 vH&S, DLR IMCOM FPGA based image compression and ground visualization

for the ROKVISS stereo camera system2003 DSI SATREC IP design and integration, SoC technology2003 Astrium, KT ESA Contribution to ESA Technology Harmonization Meeting

(COTS based on-board computer and data handling systems)2004 TU Berlin µweel Control system for Nano-Cube-satellites2004 Alenia Spazio RESROP High performance resilient computer for autonomous robotics

(ESA contract)2005 Astrofein, DLR TET Platform concept based on BIRD structure (study)2006 DLR, DSI, IDA BIRD-TECH Payload concept based on FPGA/PowerPC SoC (ESA study)2006 Univ. Stuttgart, TZR LaptopSAT Fault tolerant FPGA/SoC based satellite control system2007 DLR HardwareBoss Migration of operating system functions into FPGA2008 - 2010 KT, Astrofein, DLR TET-1 Design and implementation of TET-1 SBC (HW+SW)2010 - DLR MUSE Evaluierung der Multi-Core Technologie für Space

Anwendungen

Maßgeschneiderte Architekturen – Space Projects

MUSE

© Fraunhofer FIRST

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Projektziele:

Evaluierung Multi-Core– der zurim Weltraumsensor-basierten Positionsverfolgung

Architektur

� Evaluierung

� Multi-Core

� Weltraum

� System Architektur

� Anwendung

Test- und Demonstrations-

Umgebung

MUSE

MUSE

© Fraunhofer FIRST

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Target Technology

Kriterien zur Prozessorauswahl:

� PowerPC Multi-Core Prozessor QorIQ P4080

� Embedded Design (SoC)

� Performance (Verbindungsstruktur, FPU)

� Memory Interface

� Schnittstellen (Standard, high speed)

� SOI Technologie

� Verlustleistung (mW/MIPS)

� Stromsparfunktionen

� Verfügbarkeit (langfristig, ITAR free)

� Multi-Core (8-16 Cores)

MUSE

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< 30 W @ 1,5 GHz

QorIQ P4080 von Freescale

Target Technology

MUSE

© Fraunhofer FIRST

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Fehlererkennung und Fehlerbehandlung im Knoten

• Multi-Core P4080 � redundante Berechnungen

• Caches � ECC bzw. Parity

• Knotenspeicher (DDR3) � Redundante Bänke mit ECC

• Flash Speicher � Redundante Speicherung mit CRC

• FPGA � radiation tolerant (TMR)

• Aktuator Schnittstellen � Hardware Voter

• watch-dog Überwachung für unspezifische Fehler in Hardware und Software

• Dual Node Konzept (Worker/Monitor) Node-Switch für alle nicht lokal behandelbare Fehler

FDIR Konzept (Hardware)

MUSE

© Fraunhofer FIRST

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Redundanz auf Systemebene: 1oo2d System

Redundanz auf Prozess- und Taskebene:• Rechenintensiv: Keine Redundanz (Plausibilitäts-Check)• Sicherheitskritisch: 2fach redundant (Vergleich und Wiederholung)• Sicherheits- und zeitkritisch: 3fach redundant (Voting)

Diagnose Tasks zur Selbstüberwachung

Hardware Watchdog zur Heartbeat Überwachung :• Diagnose- und Anwender Tasks � Supervisor Prozess• Supervisor Prozess � Hardware Watchdog (FPGA)

Dual Node Konzept (Worker/Monitor)• Software RESET bei nicht lokal behandelbaren Fehlern• Node-Switch ausgelöst durch Software RESET oder Watchdog Timeout• Outage Time kann (task-spezifisch) durch die Zustandsinformation im

Monitor Knoten optimiert werden

MUSE

FDIR Konzept (Software)

MUSE

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Stack-Down Konfiguration

Knoten 2

Knoten 1

I/O Board

System Aufbau

MCU

MCU

I/O I/O

I/O I/O

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Vielen Dank für Ihre Aufmerksamkeit!

Kontakt und Infos:

Samuel [email protected]

Friedrich Schö[email protected]

Peter [email protected]

Fraunhofer FIRSTAbteilung Eingebettete Systemehttp://www.first.fraunhofer.de/EST

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