lsi ツシテ技術の基礎と動向 - gunma university2018/02/05 ·...

LSIテスト技術の基礎と動向

－LSIテスト技術の基礎

－ITC(International Test Conterence) 2017報告

畠山一実

2018.02.05アナログ集積回路研究会

2018.02.05 Kazumi Hatayama 1

アウトライン

◆はじめに

◇LSIテスト技術の基礎

－論理回路テスト生成手法

－テスト容易化設計

◇ITC2017報告

22018.02.05 Kazumi Hatayama

LSIのテストとは

LSIのテストとは製造されたチップに含まれる不良品を選別する作業

Ｘテスト

：不良品

Ｘ

Ｘ


テスト装置：テスタ

高性能SoCテスタ低価格テスタ

SoC:System-on-a-Chip


LSIテストの課題

LSIの高集積化に伴って以下の課題が重大化

・テストコスト

・テスト品質


テスト・クライシス

LSIの大規模・高集積化とともにテストコストが爆発

トランジスタ当たりのチップコストとテストコスト

10-2

'80 '90 '00 '10

コスト(cents)

10-3

10-4

10-5

10-6

10-7

チップコスト

テストコスト


テストコストとその要因

全体テストコストには様々な要因が係わり何が重要かは場合によって異なる

・テスト設計コスト計算機処理時間，人手作業工数，ツール費用

・テスト回路のコストエリアオーバヘッド，配線オーバヘッド

・テスタコストテスタ使用時間，テスタ性能向上

・不良品のペナルティ補償，信用失墜，不良解析工数


テストコストと回路規模の関係

テスト回路

テスタ不良品

コスト

回路規模

コスト

回路規模

コスト

回路規模

コスト

回路規模

テスト設計


テスト品質の重要性

DL = 1 - Y(1-T)

テスト品質は製品の不良レベルに直接かかわる

DL：不良レベル良品と判定されたLSI中の不良品の割合

Y：歩留り製造LSI中の良品の割合

T：テスト品質不良品を選別できる確率


テスト品質と不良レベルの関係

歩留りが下がると高いテスト品質が必要になる

DL=0.04

92

93

94

95

96

97

98

99

100

テスト品質(%)

DL：不良レベル

10 20 30 40 50 60 70 80 90 100歩留り(%)

DL=0.01

DL=0.02

DL=0.03

DL=0.05

DL=0.1


テスト品質の要求水準の例

大規模LSIではテスト品質の要求水準も高い

・中規模LSIの場合歩留り：80%，基準不良レベル：0.01

→要求テスト品質：95%

・大規模LSIの場合歩留り：60%(面積2倍，プロセス複雑化)，基準不良レベル：0.01

→要求テスト品質：98%


アウトライン

◇はじめに

◆LSIテスト技術の基礎



◇ITC2017報告


論理回路テスト生成手法

１．論理回路のテストとは

２．故障モデルとテスト方法

３．テスト生成基本アルゴリズム


論理回路のテストの仕組み

出力パターンと期待値パターンを比較して良否を判定

入力パターン

論理回路

0 1 0 1 1 1 01 1 1 0 1 0 0

出力パターン

比較

良品

不良品

故障

期待値パターン0 0 0 1 01 0 1 1 0

0 1 0 1 01 0 1 1 0


テスト設計の位置づけ

テスト設計とはテストのための入力パターンの設計

テストパターン

論理設計

レイアウト設計

テスト設計

マスクパターン


広い意味でのテスト設計

テスト設計は広義には２つの内容を含む

テスト設計

テストパターンを

作る

テストパターンを

作り易くするための

テスト回路を作る

テスト容易化設計テストパターン設計


テスト品質の良し悪し

Ｘ

Ｘ

Ｘ

Ｘ

Ｘ

Ｘ

テスト

テスト

テスト品質の良し悪しはテストパターンの良し悪しによる

Ｘ

テストパターンの良し悪し

テストの結果

良くない

良いＸ


良いテストパターンを作るには

・テスト生成手法の改良

・故障検出能力の向上

・故障モデルの拡張

・テストパターン数の削減

・テスト容易化設計の活用

・テスト生成時間の短縮

・テスト実行時間の短縮

・テストパターン品質の向上

良いテストパターンを作るには様々な工夫が必要


故障モデルの分類

テスト設計を考える際には故障のモデル化が必要

◎故障のタイプによる分類

・縮退故障(stuck-at) ：信号線が一定レベルに固定・短絡故障(short/bridge) ：信号線が他の信号線と短絡・開放故障(open) ：信号線が断線・遅延故障(delay) ：信号伝播遅延が増大

[遷移故障(transition) ：遅延が大幅に増大]

・その他の故障：トランジスタ故障，メモリ故障，機能故障，．．．

◎故障の数による分類

単一故障(single) ，多重故障(multiple)

◎故障の状態による分類

永久故障(permanent)，間欠故障(intermittent)，過渡故障(transient)


縮退故障のテスト方法

1

1

0

縮退故障はスタティックなパターンでテスト可能

0縮退故障


1／0

正常時出力値

故障時出力値


故障の顕現化

テストするためには故障の影響の顕現化が必要

0縮退故障1

00／0 故障の影響が

現われない

1

11／0 故障の影響が

現われる

×

○

0縮退故障


故障の伝播

テストするためには故障の影響の伝播が必要

1／11

1

故障の影響が伝わらない ×

1／01

0

故障の影響が伝わる ○

0縮退故障

0縮退故障


縮退故障のテストの例

0縮退故障

故障を顕現化させてそれを伝播する

1

1

0

0

1／0


短絡故障のテスト方法

短絡故障もスタティックなパターンでテスト可能

短絡故障(ANDタイプ)


1／0

1

1

0


遅延故障のテスト方法

遅延故障はダイナミックなパターンでテスト（出力を観測するタイミングが重要）

遅延故障

1

1

0


0

1

0

正常時出力

故障時出力


単一縮退故障の仮定

以下では単一縮退故障を主体として話を進める

・単一縮退故障が最も取り扱いやすい

テストパターン作成方法が最もわかりやすい

・他の故障の多くは単一縮退故障のテストパターンで

検出できる

○多重縮退故障についてはほとんどをカバー

○短絡故障についても大部分は検出可能

★ただし，最近ではカバーできない故障が重要に

なりつつある(遅延故障，開放故障等)


故障検出率

テストパターン品質の尺度として故障検出率を用いる

故障検出率の定義

あるテストパターンTPに対してTPの故障検出率

FCを次式で定義する

FC = Ndt／ Nat

ここで，Nat：モデル化された故障の総数

Ndt：モデル化された故障のうち，

TPで検出される故障の総数


主なテスト生成アルゴリズム

組合せ回路用アルゴリズム

・一次元経路活性化法

・Dアルゴリズム

・PODEM法

・FANアルゴリズム

：

順序回路用アルゴリズム

・拡張Dアルゴリズム

：


組合せ回路用アルゴリズム

組合せ回路モデルに対してテストパターンを生成

組合せ回路

ﾊﾞｯﾌｧ,NOT,AND,OR,

NAND,NOR,EXOR,...・・・

・・・

入力エッジ

出力エッジ

ある信号線に0（または1）縮退故障を仮定し，

これを検出するための入力パターンを求める


順序回路用アルゴリズム

順序回路モデルに対してテストパターンを生成

順序回路

ﾊﾞｯﾌｧ,NOT,AND,OR,

NAND,NOR,EXOR,...,

ﾌﾘｯﾌﾟﾌﾛｯﾌﾟ, ﾗｯﾁ

・・・

入力エッジ

出力エッジ

ある信号線に0（または1）縮退故障を仮定し，

これを検出するための入力パターン系列を求める


一次元経路活性化法

故障伝播経路を決めてその経路を活性化

1. 故障点に故障の影響が現われる条件を求める（故障顕現化条件）

2. 故障の影響を出力点まで伝播する経路を決める（故障伝播経路）

3. 故障伝播経路を活性化する条件を求める（経路活性化条件）

4. 以上の条件を満たす入力パターンを求める


一次元経路活性化法：生成例

G7

G8G3

G6

1縮退故障X1

X2G1

G2X3

X4X5

Z1

Z2

G5

G4

・顕現化条件：G2=0

・伝播経路：G2-G5-G6-G8

・活性化条件：X4=1,X5=0,G3=1

X1=1, X2=0,

X3=1, X4=1,

X5=0


一次元経路活性化法：欠点

一次元の経路では故障伝播できない場合がある

（例：シュナイダーの回路）

0縮退故障X1

X2

X3

X4

Z1

G1

G2

G6

G5

G4

G8

G7G3


シュナイダーの回路のテスト

G1

G2

G6

G5

G4

G8

G7G3

故障伝播経路の再収れんが必要

0縮退故障0

0

0

0

1／0


Dアルゴリズム(D-alg.)

キューブ演算によりテストパターンを求める

1. 故障挿入：故障点に故障論理値D(またはD)を与えるD‥正常時1，故障時0

D‥正常時0，故障時1

基本Dキューブを用いる

2. 前方操作：故障論理値を前方(出力側)に伝播する伝播Dキューブを用いる

3. 後方操作：論理素子の出力値から入力値を決める基本キューブ(Cキューブ)を用いる


D-alg.で用いるキューブの例

A B C0 X 0X 0 01 1 10 X DX 0 D1 1 D1 D DD 1 DD D D1 D DD 1 DD D D

A

BC

A

BC

基本キューブ

基本Dキューブ

伝播Dキューブ

A B C0 0 11 X 0X 1 00 0 D1 X DX 1 D0 D DD 0 DD D D0 D DD 0 DD D D


キューブの使用方法

11

D01

D

・故障挿入：基本Dキューブ0縮退故障 1縮退故障

D1

DD0

D

・前方操作：伝播Dキューブ

11

1X1

0

・後方操作：基本キューブ

決定済 10

0DX

1矛盾!

決定済


D-alg.：テスト生成例

シュナイダーの回路に対してもテストパターン生成可能

X1 X2 X3 X4 G1 G2 G3 G4 G5 G6 G7 G8

0 0 D(1) [G2]

0 0 0 D D(2) [G5]

0 0 0 D 0 D 0 0 D(3) [G8]

0 0 0 1 D D 0 0 D(4) [G6]

0 0 0 1 D 1 0 D 0 0 D(5) [G7]×0 0 0 0 D D D(3') [G6]

0 0 0 0 D 0 D D 0 D(4') [G8]

0 0 0 0 D 1 0 D D 0 D(5') [G7]

0 0 0 0 1 D 1 0 D D 0 D(6') [G4]○

0


D-alg.：テスト生成例(つづき1)

ステップ(1)～(3)：故障挿入＆前方操作

D0

0

0D

0

0

D

0縮退故障

X1

X2

X3

X4

Z1

G1

G2

G6

G5

G4

G8

G7G3 0



ステップ(4)～(5)：後方操作→矛盾

1

1

D0

0

0D

0

0

0

D

0縮退故障

X1

X2

X3

X4

Z1

G1

G2

G6

G5

G4

G8

G7G3



ステップ(3')：前方操作(対象変更：G8→G6)

D0

D0

0

0D

0縮退故障

X1

X2

X3

X4

Z1

G1

G2

G6

G5

G4

G8

G7G3



ステップ(4')～(6')：前方/後方操作→生成完了

0

0

D

1

1

D0

D0

0

0D

0縮退故障

X1

X2

X3

X4

Z1

G1

G2

G6

G5

G4

G8

G7G3


FANアルゴリズム(FAN-alg.)

故障挿入の後，入力値の順次決定によりテストパターンを求める

FANアルゴリズムの特徴

(a) 一意活性化：必ず故障伝播経路上となる素子を

前もって活性化する

(b) 多重後方追跡：一度に複数の経路を後方追跡して

論理値設定の候補点を全て求める

(c) 含意操作強化：既決定の論理値から必然的に決定

できる論理値をその時点で決める

前方含意操作，後方含意操作


FAN-alg.：各種処理

G3

G2

G1

・一意活性化

・後方含意操作

G8←1

11

1

0縮退故障

G8

00

1

G9


FAN-alg.：テスト生成例

(1) 故障挿入：G2=D

(2) 一意活性化→G4=0,G7=0

(3) 後方含意操作[G2=D]→X2=0,X3=0

(4) 後方含意操作[G4=0]→G1=1(X2=0だから)

(5) 後方含意操作[G7=0]→G3=1(X3=0だから)

(6) 後方含意操作[G1=1]→X1=0

(7) 後方含意操作[G3=1]→X4=0

(8) 前方含意操作→G5=D,G6=D,G8=D(生成終了)

シュナイダーの回路に対して矛盾の発生なしに

テストパターンが求まる


FAN-alg.：テスト生成例(つづき1)

ステップ(1)～(2)：故障挿入＆一意活性化(G8)

D

0

0

0縮退故障

X1

X2

X3

X4

Z1

G1

G2

G6

G5

G4

G8

G7G3



ステップ(3)～(5)：後方含意操作(G2，G4，G7)

1

D0

0

0

0

D

0縮退故障

X1

X2

X3

X4

Z1

G1

G2

G6

G5

G4

G8

G7G3

1



ステップ(6)～(8)：後方含意操作(G1，G3)→前方含意操作→生成完了

0

0

D

1

1

D0

D0

0

0D

0縮退故障

X1

X2

X3

X4

Z1

G1

G2

G6

G5

G4

G8

G7G3


アウトライン

◇はじめに

◆LSIテスト技術の基礎



◇ITC2017報告


テスト容易化設計

１．スキャン設計方式

２．組込み自己テスト方式


テスト容易化設計の必要性

大規模かつ高機能なLSIでは方策なしにテスト設計に

取り組むことは不可能（テスト生成コストが莫大）

テスト容易化のアプローチ

・問題をより易しい問題に変換する

スキャン設計方式，

階層型テスト容易化方式

・テスト生成をできるだけしないようにする

組込み自己テスト方式，

万能テスト方式


スキャン設計ではテスタからの入力パターンをスキャンチェーン(一般に複数)を通してフリップフロップ(FF)に書込むことにより内部状態を設定し，FFでの出力パターンをスキャンチェーンを通してテスタに読出すことにより内部状態を観測する

組合せ回路

テスタ

入力パターン出力パターン

LSI

スキャンチェーン

スキャン設計によるテスト容易化


スキャンチェーンの構成例

FF

LSI

FF

FF：フリップフロップ

スキャン入力ピン

スキャン出力ピン

外部入力ピン

外部出力ピン

FF

FFを外部から直接制御観測できるようになる


各種のスキャン設計方式

フルスキャン方式

すべてのフリップフロップをスキャン可能なものにする

ランダムアクセススキャン方式，LSSD方式，

スキャンパス方式，MUXスキャン方式，．．．

パーシャルスキャン方式

一部のフリップフロップのみスキャン可能なものにする


フルスキャン方式の利点

順序回路のテスト生成の問題を組合せ回路の

テスト生成問題に簡約化できる

テストパターン生成の困難さの比較

状態数テストパターン作成工数原理アルゴリズム

２P

２P+F

K1・２P

K1・２P+F

K2・Pk

(K2・Pk)・２F

P：入力ピン数， F：フリップフロップ数

K1，K2：比例定数， k：係数（１～２）

回路種別

組合せ回路

順序回路


フルスキャン方式の短所

種々のオーバーヘッドが短所

ゲートオーバーヘッド方式によって異なるが一般に全体の5～10％程度がスキャンのための回路（フリップフロップ中も含む）

ディレイペナルティ方式によって異なるが一般に5～10％程度はディレイが増加

スキャン専用ピン方式によって異なるが一般に2～4本程度必要


フルスキャン方式の課題

テスト時の動作が通常動作と異なる

テスト困難な部分がある・論理回路からメモリにアクセスする部分のテスト等複数クロックサイクルが必要なケース

過剰な電力を消費する・通常動作時は回路全体の20%程度しか動作しない場合でも，テスト時には50%以上動作することもある・低電力設計された回路でも，低電力機能を利用せず動作させる必要がある


テスト容易化設計

１．スキャン設計方式

２．組込み自己テスト方式


組込み自己テスト(BIST)方式

BISTはテストパターン印加を省略するための手段

(BIST : Built-In Selt Test)

LSI

通常のテスト方法

入力パターン

出力パターン

判定

BIST方式によるテスト方法

判定

LSI

CUTTPG

TRC

CUT：テスト対象回路TPG：パターン発生回路TRC：テスト結果圧縮回路


テスト対象によるBIST方式の分類

テスト対象ごとにBIST方式も異なる

・ロジックBIST

・主として疑似乱数(ランダム)パターンでテスト

・メモリBIST

・マーチング等のメモリテストパターンを発生

・アナログBIST

・回路ごとに工夫・一般的手法としてはD/A，A/D変換を利用


ロジックBISTの一般的な実現方法

パターン発生回路：

線形帰還型シフトレジスタ(LFSR)を用いて

疑似乱数を発生させる

テスト結果圧縮回路：

LFSRを利用したシグネチャアナライザに

より出力応答を圧縮する

LFSR : Linear Feedback Shitt Register

D Q D Q D Q D Q


シグネチャアナライザ(出力応答解析回路)

・多入力シグネチャレジスタ(MISR)

・単一入力LFSR

回路出力

D Q D Q D Q D Q シグネチャ出力

回路出力1

D Q D Q D Q

回路出力2 回路出力3 回路出力4

シグネチャ出力


スキャンベースBIST方式

スキャンベースBIST方式はTPGの出力をスキャンチェーンに

接続しスキャンチェーンを通して内部状態を設定する方式

組合せ回路

パターン発生回路

テスト結果圧縮回路

テスタ

初期設定結果取出

LSI



スキャンベースBISTの利点と欠点

BISTの利点

・テスタのテストデータ量がきわめて少ない

・スキャンチェーン数が拡大可能

・少ピンでテストできる

・実動作のスピード(at-speed)でテストできる

・実動作時の保守用にも利用できる

BISTの欠点

・ゲートオーバーヘッドが大きい

・非常に高い故障検出率を得るのが難しい

・故障解析が難しい

・設計制約が厳しい(不定値伝播禁止)


スキャンベースBIST方式の問題点

スキャンベースBISTでは故障検出率が低下

故障検出率の低下：フルスキャン‥99%以上

→スキャンベースBIST‥80～95%

原因

・ランダムテスト不適故障の存在

対策

・重み付き乱数の利用：複数重みを切り替えて使用

・検査点の挿入‥ランダムテスト容易性向上

・特定パターンの発生：デターミニスティックBIST

・・・

I1

I2

I3

I16

O

0縮退


p0:値が0となる確率

p0=1/2

p0=1/8

p0=3/4

: :

重み制御回路 :

:

重み切替信号

複数の重みを切り替えて多種の乱数パターンを発生

LFSR

LFSR

重み付き乱数パターン生成


デターミニスティックBIST

スキャンテストと同等のパターンをBISTで発生することによりテスト品質を向上

・ランダムBIST：ランダムパターンを発生(LFSR)

・デターミニスティックBIST：

テスト生成で求めたテストパターンを

BISTのランダムパターンに埋め込む

・Reseeding

・ビット反転

・近傍パターン群発生


reseeding

・テスト生成で求めた故障検出パターンをLFSR

から出力するための種パターン(seed)を求め，種パターンを替えながら乱数パターンを発生

0 1 0 0 0010 00故障検出パターン‥0x01x0

1 1 0 0 0110 11x0x101

：


圧縮パターンテスト方式

・テスト入力パターンを圧縮してテスタから印加し，内部で展開してスキャンテストを実行。テスト結果を内部で圧縮してテスタに取り出す。

組合せ回路入力パターン

展開回路

テスタ

LSI


圧縮された入力パターン

圧縮された出力パターン

出力パターン

圧縮回路


圧縮パターンテスト方式の利点と課題

・圧縮パターンテスト方式の利点

・スキャン方式に比べてテストデータ量が大幅に減少

・スキャンチェーン数が拡大可能

・設計制約はスキャン方式と同等

ロジックBISTより不定値伝播の問題が小さい

・圧縮パターンテスト方式の課題

・効率的な入力/出力パターンの圧縮

・不定値の影響を受けない出力パターンの圧縮

・at-speedでのテスト


アウトライン

◇はじめに

◇LSIテスト技術の基礎



◆ITC2017報告


ITC2017報告

・ ITCについて

・ ITC2017の概要

・論文発表の全体動向

・注目セッションの紹介

・まとめ


ITC (International Test Conterence)

・ITCの沿革および概要

・1970年にIC Testに関するSymposium

としてスタート

・1981年からは現在の名称を使用

・LSIを含む電子回路のテスト分野では最大規模かつ最重要な国際会議

・VTS(VLSI Test Symposium)がどちらかといえばアカデミックであるのに対して，ITCは企業が主体

・論文発表の3日間を中心とした6日間を，ITC Test

Week(TM)と呼び，様々なテスト関連イベントを実施


Year Date Location Year Date Location14th 1983 10/18-10/20 Philadelphia 34th 2003 09/28-10/03 Charlotte15th 1984 10/16-10/18 Philadelphia 35th 2004 10/24-10/29 Charlotte16th 1985 11/19-11/21 Philadelphia 36th 2005 11/06-11/11 Austin17th 1986 09/08-09/11 Washington 37th 2006 10/22-10/27 Santa Clara18th 1987 09/01-09/03 Washington 38th 2007 10/21-10/26 Santa Clara19th 1988 09/12-09/14 Washington 39th 2008 10/26-10/31 Santa Clara20th 1989 08/29-08/31 Washington 40th 2009 11/01-11/06 Austin21st 1990 09/10-09/14 Washington 41st 2010 10/31-11/05 Austin22nd 1991 10/26-10/30 Nashville 42nd 2011 09/18-09/23 Anaheim23rd 1992 09/20-09/24 Baltimore 43rd 2012 11/04-11/09 Anaheim24th 1993 10/17-10/21 Baltimore 44th 2013 09/08-09/13 Anaheim25th 1994 10/02-10/06 Washington 45th 2014 10/19-10/24 Seattle26th 1995 10/21-10/25 Washington 46th 2015 10/04-10/09 Anaheim27th 1996 10/20-10/25 Washington 47th 2016 11/13-11/18 Fort Worth28th 1997 11/01-11/06 Washington 48th 2017 10/29-11/03 Fort Worth29th 1998 10/18-10/23 Washington 49th 2018 10/28-11/02 Phoenix30th 1999 10/26-10/31 Atlantic City31st 2000 10/01-10/06 Atlantic City32nd 2001 10/28-11/02 Baltimore33rd 2002 10/06-10/11 Baltimore

2000-2010：プログラム委員1997-2017：ITCアジア委員会委員

2000-2001は副委員長，2002-2003は委員長

ITC開催一覧


ITC2017報告

・ ITCについて




・まとめ


ITC2017開催概要

・開催日：2017年10月29日(日)～11月3日(金)・開催場所：Fort Worth, TX, USA・参加者：1100名程度(日本からは20名程度)・基調講演：3件(10/31-11/2)・論文発表：14セッション43件(10/31-11/2)

(採択率≒38%)

・特別セッション：6セッション(10/31-11/2)・パネル：4件(10/30, 11/2)・その他セッション：5件(埋設チュートリアル(2)，Ph.D.コンテスト，他)・ポスター：26件(11/1)・チュートリアル：12件(10/29, 30)‥すべてHalt Day・展示会：37件(10/31-11/2)・企業フォーラム：10件(10/31, 11/1)・ワークショップ：2件(11/2-3)

ART：Automotive Reliability and Test ‥2年目DATA：Detects, Adaptive Test and Data Analysis‥7年目


ITC2017 At-a-Glance

SUNDAY, OCTOBER 29 – HALF-DAY TUTORIALS8:30 – 12:00 Tutorial 1 Tutorial 2 Tutorial 3

Interconnected IEEE Standards Practices in HighiSpeed I/O Testing Learning Techniques for Reliability Monitoring, Mitigation Adaptation

13:00 – 16:30 Tutorial 4 Tutorial 5 Tutorial 6Targeting "Zero Defect" IC Quality: Advanced Celliaware Fault Models and Adaptive Test

MixediSignal DFT and BIST: Trends, Principles and Solutions

Machine Learning for Test and Test for Machine Learning

MONDAY, OCTOBER 30 – PANEL8:30 – 12:00 Tutorial 7 Tutorial 8 Tutorial 9

Automotive Reliability and Test Strategies

Testing of TSVibased 2.5Di and 3DiStacked ICs

From Data to Actions: Application of Data Analytics in Semiconductor Manufacturing and Test

13:00 – 16:30 Tutorial 10 Tutorial 11 Tutorial 12Memory Test and Repair in the FinFET Era

Test, Diagnosis, and RootiCause Identification of Failures for Boards and Systems

Test to PostiSilicon Validation: Concepts and Recent Trends

MONDAY, OCTOBER 30 – PANEL16:45 – 18:30 Panel 1 Automotive Safety and Security: The Impending Challenges and Hopes on the Horizon

TUESDAY, OCTOBER 31 – TECHNICAL SESSIONS9:00 – 10:30 Plenary – Keynote Address Testing Beyond the Green Light, Bob Klosterboer

10:30 – 17:30 Exhibits11:00 – 14:00 Corporate Forum14:00 – 16:00 Session 1 Session 2 Session 3 Poster Preview Talks

Analog/RF BIST and Calibration Diagnosis Scan Architectures16:30 – 18:00 Embedded Tutorial 1 Special Session 1 IEEE TTTC E. J. McCluskey

BEST Doctoral Thesis Award: Final Round

Special Session 2Advances in Diagnosis in Nanoscale Era

ICL Benchmarks Design to Specifications and Test for Defects in Analog


ITC2017 At-a-Glance (cont.)

WEDNESDAY, NOVEMBER 1 – TECHNICAL SESSIONS8:30 – 10:00 Session 4 Session 5 Session 6 Session 7

Dealing with Jitter and Leveraging Light Cell and Bridging ATPG Security Memory and 3D test9:30 – 16:30 Exhibits

10:30 – 12:00 Session 8 Session 9 Special Session 3 Special Session 4 Interfaces, iJTAG and DDR Testing Delay Test and Quality Emerging Topics in

Security and Trust I Machine Learning in Testing Applications

12:00 – 14:00 Corporate Forum12:00 – 14:00 Poster Session14:00 – 15:30 Session 10 Special Session 5 Embedded Tutorial 2 ITC Asia Best Papers

DFT Architectures and Compression Emerging Topics in Security and Trust II

Automotive

16:30 – 17:30 Security Keynote Address UltraiLowiEnergy Security Circuit Primitives for IoT Platforms, Sanu Mathew

THURSDAY, NOVEMBER 2 – TECHNICAL SESSIONS9:00 – 10:30 Session 11 Session 12 Session 13 Session 14

Functional and Softwareibased Test Die Inking, Test Chips, Aging Status Monitoring Safety and Test for Automotive ICs9:30 – 13:30 Exhibits

11:00 – 12:00 Automotive Keynote Address Look Mom! No Hands!, Joachim Kunkel14:00 – 15:30 Panel 2 Panel 4 Special Session 6 Panel 3

Hot Topic Virtual Panel—What does the Test Community Really Think About SystemiLevel Test?

Automotive Test and Reliability: Challenges or Opportunities

Emerging IEEE Test Standards

Yield Learning at the Crossroads—Test Chips to the Rescue?

THURSDAY, NOVEMBER 2 – WORKSHOPS16:00 – 16:30 Opening Address Opening Address16:30 – 18:30 Automotive Reliability and Test Defects, Adaptive Test and Data Analysis

FRIDAY, NOVEMBER 3 – WORKSHOPS8:00 – 16:00 Automotive Reliability and Test Defects, Adaptive Test and Data Analysis


・ B. Klosterboer (SVP, ON Semi)：「青信号の先のテスト」・今日の課題・ゼロ欠陥(車載，医薬応用，等)，処理能力最適化(並列化，等)，設計手法の有効性(DFT，FOM最適化，等)，製品の正当性(セキュリティ，等)

・パス品は本当に良品か?‥不良見逃し(将来の返品)の捕獲→品質向上・ビッグデータによる学習・不良品に隣接する良品‥一定の基準(周辺の不良率)で不良品と見なす・しきい値KT = exp(-F*A)，F：感度指数(チップの特性に依存)，A:面積・ファブの計測DBとテストDBの集約が必要‥傷と不良のビッグデータによる相関・「より多くテスト」より「より多く解析」‥アナログテスト品質向上の最近の手法・例：立上り時間‥ファイナルテスト(FT)では範囲ギリギリ→7月に異常値

立上り時間と立下り時間の差はFT時点でも異常‥DPATで回避できたかも・アナログ検出率が助けに(機能(仕様)ベース→構造(欠陥)ベース)

・2030年のMSテスト：多くのアナログ構造テスト，少しのアナログ機能テスト・最後に：データは両刃の剣‥悪いデータは誤った学習につながり悪い結果を導く

☆アナログ測定データの統計解析は今後ますます重要に

基調講演-1


DPAT: Dynamic Part Average Testing

基調講演-2

・ S. Mathew (Intel) ：「IoTプラットフォームのための超省エネルギーセキュリティ基本回路」

・IoTにおけるセキュリティ‥エッジデバイスに超軽量&省エネセキュリティ機能が必要・対称鍵暗号，乱数生成，セキュアID/鍵生成・従来のAESハードウェアアクセラレータ(128b AES)‥大きく消費電力も大

→Nano AESを開発‥統合データパス(暗号化/復号化/鍵)，共用8b S-box

・現在までに発表された最小のAESアクセラレータ(VLSI2014，'SSC)・性能：1.1GHz，電力：13mW(@0.9V)，ピーク‥289Gbps/W(@430mV)

・フルエントロピーμRNG：軽量設計‥小型エントロピー源が必要→完全デジタル，2ステップ調整(粗粒度，細粒度)，相互相関≦0.002

・PUF(Physical Unclonable Function)‥物理的セキュリティのパラダイムシフト・デバイス固有ID/鍵をセキュアに生成・1024b PUFアレイをもとに128b PUF鍵を生成，4t'/bit，ビット誤り率(BER)<1.3%

・テストの課題：サイドチャネルからの漏洩(電磁放射，等)の検出・セキュアBIST(制限されたテスト/デバッグ可視性)‥オンライン健全性監視

☆IoTの進展とともにテスト技術のセキュリティ分野への活用も重要化


AES: Advanced Encryption Standard

基調講演-3

・ '. Kunkel (Synopsys) ：「ママ見て！手放しだよ！」・車載IC市場：急速に成長‥$25.2B(2017)→$32B(2020)

・ファブレスモデル，14/16nm FinFETの採用・機能安全要求(ISO26262)：高リスク→ASIL-C/Dが必要

→目標‥リスクの低減と資格認定の加速・IPレベルのテスト‥ロジック（ATPG,BIST)，メモリ(BIST/BISR)，AMS(機能BIST/修復)

・テストツールのISO26262資格認定‥10/30にニュースリリース・Logic(Scan/BIST)‥ASIL-D対応，メモリ(SMS)‥ASIL-D対応，

IP(DesignWare)‥ASIL-B/D対応，SoCテスト(SHS)‥ASIL-D対応・AMS IPのテスト課題：ATE機能の一部取込み→BIST(バス，ADC/DACなどを含む)

・ミッションモードでの周期的なセルフテスト・周期：100～500ms，ミッションモードに対して透過的，高検出率(ASIL-D‥99%)

・コネクテッドワールドにおける現実：自動車の90%がインターネットに接続(2020)

・セキュアな機能安全システムが必要‥信頼の基点の組込み(tRoot)

☆ EDA各社とも，車載対応を前面に打ち出した取り組みを加速中


ASIL: Automotive Satety Integrity LevelBISR: Built-in Selt-Repair

ITC2017報告

・ ITCについて




・まとめ


論文発表数の動向

・採択論文数：43件 (採択率は約38%)

・日本からは3件

・国別採択論文数は右図のとおり・アジア勢の健闘は続いている・今回はインドが2位，日本が3位・台湾はITCアジアに注力し過ぎたか?

85

ITC

2017

ITC

2016

ITC

2015

ITC

2014

USA 27 27 21 34

'apan 3 3 5 3

Taiwan 0 4 3 5

China 1 3 2 0

Korea 0 0 0 1

India 6 1 1 3

Israel 1 0 0 0

Germany 1 2 2 4

France 1 1 1 1

Belgium 0 3 1 2

Italy 0 1 0 0

Greece 0 0 1 0

Poland 1 2 2 1

Romania 0 0 1 0

Austria 1 1 0 0

Sweden 0 1 1 1

Estonia 1 1 0 0

Canada 0 2 1 2

Total 43 52 42 57

・分野別の状況(件数は次ページ)

・全体構成：それほど大きな変動なし・ATPG／DFT関連は前回から大幅に増加

(まだまだ研究価値あり)

・アナログ／RF関連は堅調に増加(高品質化がますます重要化)

・3D-ICテストが1件復活(今後に注目)

・セキュリティ関連(3件)もしっかり定着・テスト結果データ活用も継続

(分野別は1件だが他分野でも関連)

・メモリテストは前回から半減したが堅実


分野別論文発表数

・前回(ITC2016)及び前々回（ITC2015）との比較ITC2017 ITC2016 ITC2015

採択率 38% (43/113) 35% (51/147) 30% (42/138)

分野別論文数

ディレイテスト／性能テスト 2 1 1電力考慮テスト 1 0 0ATPG(テスト生成)／テストデータ圧縮 3 2 0メモリテスト 2 4 4アナログ／ミクストシグナルテスト 7 6 3高速I/O／RFテスト 2 2 33D-ICテスト 1 0 5その他のデバイステスト 0 1 1DFT(テスト容易化)/BIST(組込み自己テスト) 6 4 3ATE(テスト装置) 0 6 2ボード／システムテスト 1 0 3機能テスト／システムレベルテスト 3 0 0デバッグ／故障診断／歩留改善 4 6 3アダプティブテスト／テスト結果データ活用 1 6 2高信頼化／劣化対応／セキュリティ 8 7 6テスト標準 0 3 2その他 2 3 4合計 43 51 42


ITC2017報告

・ ITCについて




・まとめ


DFT関連

・Session 3: Scan Architectures・Session 10: DFT Architecture and Compression

・DFT関連では一般論文で7件の講演あり・3.1，10.2及び10.3について紹介

講演No. タイトル著者所属

3.1 Frequency-Scaled Segmented (FSS) Scan Architecture tor Optimized Scan-Shitt Power and Faster Test Application Time

W. Pradeep, P. Narayanan, R. Mittal, N. Maheshwari, N. Naresh

TI (India)

3.2 Maximizing Scan Pin and Bandwidth Utilization with a Scan Routing Fabric

G. Giles, '. Rearick, G. Li, '. Schulze, Y. Dong, '. Wingtield, T. Wood

AMD

3.3 On Applying Scan-based Structural Test tor Designs with Dual-Edge Triggered Flip-Flops

X. Lin Mentor

3.4 Analysis and Mitigation ot IR-Drop-induced Scan Shitt-Errors

S. Holst, K. Kawagoe, K. Miyase, S. Kajihara, X. Wen; E. Schneider, M. Kochte, H-'. Wunderlich

Kyushu I. T.; U. Stuttgart

10.1 Increasing I'TAG Bandwidth and Managing Security through Parallel Locking-SIBs

S. Gupta, '. Dworak, D. Engels; A. Crouch

SMU; SiliconAid

10.2 Advancing Test Compression to the Next Dimension

V. Chickermane, K. Chakravadhanula, P. Cunningham, B. Foutz, D. Meehl, L. Milano, C. Papameletis, D. Scott, S. Wilcox

Cadence

10.3 Full-Scan LBIST with Capture-per-Cycle Hybrid Test Points

'. Tyszer, S. Milewski, '. Zawada; N. Mukherjee, '. Rajski, '. Solecki

Poznan U.T.; Mentor


講演の概要：3.1

・W. Pradeep (TI（India))：スキャンシフト電力最適化とテスト実行時間削減のための周波数調整セグメント化（FSS）したスキャン構造

・スキャンテスト時間の短縮：シフト周波数の向上が効果的‥動的IR-Dropが問題‥スキャンシフト電力低減が重要→周波数調整セグメント化(FSS)スキャンを提案・FSSスキャン構造：スキャンチェーンを2分割しシフトクロックを半サイクルずらす・2つの制御信号(LPEN，SEGSW)でモードを設定・利点：テスト時間の増加なし，シフト周波数は1/2(シフト電力低減)

・スケーラブルな構成が可能：スキャンチェーンをN分割，シフトクロックもN位相・パターン修正：スキャン構造に合わせたパターン修正が必要

元のスキャンチェーンSI SO

長さ=L

分割1SI SO

長さ=L/2

分割0

1

00

1

MUX1MUX2

SEGSWLPEN

LPEN SEGSW

0

1

MUX1MUX2

1

0SO

分割1

分割0SI

E_CLK

O_CLK

%2S_CLKIO_CLK

%2+180˚ 1

0

1

0

E_CLK

LPEN

S_CLKI(1x)

O_CLKI

O_CLKI

E_CLKI

分割0

分割1


講演の概要：3.1 (cont.)

・適用評価：45nmマルチクロックドメインプロトタイプSoCの3ブロックを使用・セグメント数は2，スキャン長は64

・シフト電力低減効果(従来スキャンと比較)

・電力推定ツールで評価‥大幅低減を確認・動的IR-DropをSim.解析‥大幅改善を確認・実チップをATEで測定‥大幅低減を確認

(実測)ブロック

平均電力削減率(%)

従来(mW)

提案(mW)

SC1 580.8 465.6 19.83

SC2 834.6 603.6 28.45

SC3 531.6 418.8 21.22

ブロック

スキャンシフト電力(64サイクル平均，mW)

S_Clk=100MHzE/O_Clk=50MHz



従来提案削減従来提案削減従来提案削減SC1 167 98.1 41.26 354 206 41.81 513 296 42.30

SC2 596 281 52.85 1213 577 52.43 1782 841 52.81

SC3 163 96.2 40.98 325 196 39.69 480 287 40.21

ブロック FF数回路規模

ｽｷｬﾝﾁｪｰﾝ数

面積ｵｰﾊﾞﾍｯﾄﾞ

SC1 16k 137k 256 0.36%

SC2 56k 425k 804 0.42%

SC3 17k 139k 270 0.38%

(従来) (提案)



・V. Chickermane (Cadence)：テスト圧縮を次の次元に進める

・テスト圧縮：現状100-200xで停滞‥CoDecへの/からの配線混雑が原因→配線混雑を回避する新たなCoDecを提案・提案手法：2次元CoDec：拡大回路及び集約回路を使用・スキャンチェーンとCoDecとの接続をX-Yアドレスにより2次元的に実現・高圧縮時の検出率低下に対する補償・融通の利くスキャン圧縮方式‥スキャンチャネルの再構成を可能に

CoDec: Compressor/Decompressor

列XOR集約回路

行X

OR集約回路

必要時にスキャン入力への

ビット追加が可能

I/F再構成時にチャネル構成(&物理的配線)

への影響なし

融通の利くI/F

展開回路(組合せ回路)

展開回路(順序回路)

2次元展開回路


講演の概要：10.2(cont.)

・実験評価：8種の実用回路を使用(0.7～2.7Mゲート，69～532kFF)

・2D-400xと1D-100xを比較・検出率を改善，テスト時間を削減・配線混雑も緩和(CoDec配線長を削減)

・多少のエリア増あり

回路

1D-100X 2D-400X テスト時間削減率

検出率(%)

ﾊﾟﾀ-ﾝ数

ﾃｽﾄｻｲｸﾙ

検出率(%)

ﾊﾟﾀ-ﾝ数

ﾃｽﾄｻｲｸﾙ

A 99.78 2,971 1.2M 99.82 2,981 0.32M 3.7X

D 99.33 14,742 7.4M 99.38 29,035 4.1M 1.8X

E 99.82 8,508 2.3M 99.87 10,016 1.04M 2.2X

F 99.57 25,391 9.7M 99.71 49,123 5.1M 1.9X

G 99.75 10,743 2.4M 99.86 25,401 1.6M 1.5X

回路製品分野プロセスノード

回路規模

FF数

A DSP 45nm 2.3M 314kB MCU 28nm 1.9M 165kC ネットワーク 16nm 2.7M 532kD GPU 16nm 2.6M 401kE ネットワーク 16nm 1.6M 210kF 車載 45nm 2.5M 389kG CPU 16nm 1.3M 173kH 無線 40nm 0.7M 69k

回路CoDec配線長(チップ配線長比)

1D-100X 1D-400X 2D-100X 2D-400XA 5% 11% 3% 4%D 3% 8% 2% 3%E 3% 9% 2% 3%F 3% 6% 2% 2%G 5% 15% 3% 5%

回路CoDec面積(チップ面積比)

1D-100X 1D-400X 2D-100X 2D-400XA 0.3% 0.9% 0.4% 0.8%D 0.2% 0.5% 0.3% 0.6%E 0.4% 1.3% 0.5% 1.0%F 0.3% 1.2% 0.4% 0.8%G 0.3% 1.1% 0.5% 1.0%



・ '. Solecki (Mentor)：サイクル毎キャプチャの複合検査点を持つフルスキャンLBIST

・周期的BISTなど：短時間で高品質のテストが必要‥テスト時間の大部分はシフト→この部分の効率化が重要・現在の対策：クロック毎テスト，検査点挿入，など・提案手法：サイクル毎観測‥観測用スキャンセルを使用・観測点の選択：信号線の可観測性に基づく・検査点の挿入：検出率向上効果に基づく

制御点用ドライバ

観測用スキャンセル

疑似乱数パターン発生回路

テスト結果圧縮回路

C1 C2

G2G1

s

b ca d

Ds

DcDb

Oc=0.1Ob=0.9

e tOt=1.0Oe=1.0

Pd=0.1Pa=0.1

D

TPE

+ SO

CGCGEN

CLK

SI D Q



・実験評価：6種の実用回路を使用(0.4～2.6Mゲート，31～160kFF)

・検査点数：スキャンFF数の2%(D6のみ5.7%)

・通常のBIST方式と性能を比較・結果：・10Kパターンの検出率(TC)：0.09～5.26%向上・検出率90%のパターン数：平均で3.6x削減

回路検査点数 1000パターン 10,000パターン

制御点観測点 TC(%) ΔTC(%) TC(%) ΔTC(%)

D1 320 580 91.22 2.15 93.99 0.52

D2 700 800 85.14 2.98 90.88 1.50

D3 720 980 89.34 1.69 92.05 0.55

D4 1,000 2,000 93.06 1.29 97.21 0.09

D5 1,225 1,275 93.41 1.48 95.93 0.35

D6 1,019 780 81.13 10.08 91.54 5.26

回路ｹﾞｰﾄ数

FF数ﾁｪｰﾝ数

最長ﾁｪｰﾝ

TC(%)故障数

D1 453k 45k 226 200 81.07 1.6M

D2 1.21M 72k 382 190 78.53 4.5M

D3 1.19M 85k 427 200 86.54 4.1M

D4 2.62M 160k 1015 158 90.34 9.2M

D5 1.62M 144k 700 207 88.83 4.3M

D6 372k 31k 54 647 73.33 1.1M

従来手法提案手法

回路

D1 D2 D3 D4 D5 D6

7000

6000

5000

4000

3000

2000

1000

0

パターン数


ATPG／ディレイテスト関連

・Session 5: Cell and Bridging ATPG

・Session 9: Delay Test and Quality

・ATPG/ディレイテスト関連では一般論文で5件の講演あり・5.1及び9.2について紹介

講演No. タイトル著者所属

5.1 DFM-aware Fault Model and ATPG tor Intra-Cell and Inter-Cell Detects

A. Sinha, A. Singhal, A. Sanyal, A. Schmaltz; S. Pandey

Intel; Georgia Tech.

5.2 Layout-aware 2-Step Window-based Pattern Reordering tor Fast Bridge/Open Test Generation

M. Arai; S. Inuyama, K. Iwasaki

Nihon U.; Tokyo M. U.

5.3 Selecting Target Bridging Faults tor Unitorm Circuit Coverage

I. Pomeranz Purdue U.

9.2 Exploiting Path Delay Test Generation to

Develop Better TDF Tests tor Small Delay Detects

A. Srivastava; A. Singh;

V. Singh; K. Saluja

NXP India; Auburn

U.; IIT; U. Wisconsin

9.3 POSTT: Path-oriented Static Test Compaction

tor Transition Faults in Scan Circuits

I. Pomeranz Purdue U.


プロセスの微細化

短絡／断線がより重大化

セル内故障でも不良

セル考慮故障モデル

設計の高速化

遅延マージンが減少

少しの遅延でも不良

微小遅延故障モデル

故障モデルの拡張について

微細化及び高速化に対応した故障モデルの拡張が必要



・ A. Sinha (Intel)： DFM考慮故障モデルとセル内及びセル間欠陥に対するATPG

・標準セル高<露光径：セルレイアウト中のオープン/ショート欠陥が増大→レイアウトによるシステマティック欠陥に対する故障モデルとATPGを提案・DFMガイドライン違反：歩留り低下につながるため修正が必要・しかしすべての違反が修正される訳ではない→DFM考慮故障モデル・クリティカルエリア解析(CAA)との関係：弱点の概念を追加してCAAを補完・DFM考慮ATPGフロー：下図のとおり(後半はセル考慮ATPGと同様)

設計座標決定

セル名及び座標決定

抽出ファイル内ノード名決定

欠陥挿入 SPICE Sim.故障モデル作成

ATPG

DFM: Design tor Manutacturability



・適用評価(実回路のブロック)：5つのDFMガイドラインを考慮・ATPG結果：1時刻及び2時刻パターンにより多くの故障を検出

‥その多くは縮退テスト及び遷移テストでは未検出・セル考慮故障モデルとの比較・DFM違反数はセル考慮故障数よりも少ない(セル種によっては違反なし)

・故障モデルの分類・DFM考慮故障モデルはセル考慮及び2セル考慮の一部

DFMガイドライン優先度欠陥タイプG1 高セル間ショートG2 高セル間ショートG3 低セル内ショートG4 高セル内オープンG5 高セル内オープン

DFMガイドライン

DFM故障数

セルレベル検出故障数(%)

ブロックレベル検出故障数(%)

G1 225 206(91.5%) 142(63.1%)G2 31 30(96.7%) 24(77.4%)G3 144 129(89.5%) 113(78.4%)G4 767 70( 9.1%) 66( 8.6%)G5 435 226(51.9%) 152(34.9%)

セル考慮

ピンDFM

考慮内部 2セル考慮

DFM

考慮



・ A. Srivastava*(NXP)：パス遅延テスト生成を利用した微小遅延欠陥TDFテストの改善

・微小遅延欠陥(SDD)：従来プロセスでもFinFETやGAAでも問題‥特性的な歩留りロスやDPPM増大の要因となる・従来の検出手法：パス遅延テスト，N回検出テスト，タイミング考慮(TA)テスト，など‥テスト生成時間，パターン数，検出率が課題・提案手法：速度制限パス遅延故障(S-TDF)を抽出

→パス遅延故障(PDF)ATPGでテスト生成・パス上の遷移遅延故障(TDF)をすべて検出‥パターン数，実行時間を節約・パス上のTDFに対してはSDD検出率を1(完全検出)にできる

*は第1著者

GAA: Gate All Around

長いパスの集合特定

パスをPDFに変換(初期故障リスト生成)

PDF ATPG用初期故障リスト

PDFをS-TDFで代替

未検出S-TDFをフィルタリング

PDFﾃｽﾄﾊﾟﾀｰﾝ

未検出S-TDFを含む故障リスト生成

S-TDFの故障Sim.

未検出S-TDFをフィルタリング

未検出S-TDFに対するTA-ATPG

TA-TDFﾃｽﾄﾊﾟﾀｰﾝ

未検出TDFを含む故障リスト生成

残りの故障の故障Sim.

未検出故障をフィルタリング

残りの故障に対する通常のTDF-ATPG

従来TDFﾃｽﾄﾊﾟﾀｰﾝ

最終ﾃｽﾄﾊﾟﾀｰﾝ

(1)(2) (3)



・実験評価(ベンチマーク回路)：ISCAS89，ITC99，IWLS05を使用・以下の手順でテスト生成を実施し(前ページの図)，TA-ATPGと比較

(1)速度制限パスを抽出してPDF-ATPG(2) (1)で未検出の対象故障に対してTA-ATPG(3)残りの故障に対して通常(TDF)のATPG・遅延テスト検出率(DTC)：全回路で大幅改善・パターン数：全回路で改善・ATPG実行時間：全回路で改善

(a) b15_1, (b) b17_1, (c) b18_1, (d) b19_1, (e) dma, (t) usb_tunct,

(g) ethernet, (h) mem_ctrl, (i) vga_icd, (j) s35932, (k) s38417, (l) s38584

検出率

(%)

DT

C改善率

(%)

パターン削減率

(%)

実行時間削減率

(%)


AMS/RFテスト関連

・Session 1: Analog/RF BIST and Calibration・Session 4: Dealing with 'itter and Leveraging Light・Session 8: Intertaces・Special Session 2: Design to Specitications and Test tor Detects in Analog

・AMS/RFテスト関連では，一般論文での9件の講演のほか，特別セッションで3件の講演あり(一覧表は次ページ)

・1.3，4.1，8.2，S2.1 ，S2.2及びS2.3についてはやや詳しく，その他の6件については簡単に紹介


AMS/RFテスト関連(cont.)

講演No. タイトル著者所属1.1 Low-Cost Dynamic Error Detection in Linearity

Testing ot SAR ADCsN. 'ain; N. Agarwal, R. Thinakaran, R. Parekhji

IIT Madras; TI

1.2 Concurrent Built-in Test and Tuning ot Beamtorming MIMO Systems Using Learning-assisted Pertormance Optimization

S. Deyati, B. Muldrey, A. Chatterjee

Georgia Tech.

1.3 An On-Chip ADC BIST Solution and the BIST-enabled Calibration Scheme

X. 'in, M. 'ain, D. Kramer, D. Garrity, A. Barman; T. Chen, R. Geiger, D. Chen

NXP; Iowa S. U.

1.4 Built-in Selt-Test tor Stability Measurement ot Low-Dropout Regulator

'. 'eong, E. Yilmaz, L. Winemberg; S. Ozev

NXP; Arizona S. U.

4.1 Nonintrusive Detection ot Detects in Mixed-Signal Integrated Circuits Using Light Activation

V. Esen, A. Coyette, N. Xama, G. Gielen; W. Dobbelaere, R. Vanhooren

KU Leuven; ON Semi

4.2 Accurate ADC Testing with Signiticantly Relaxed Instrumentation Including Large Cumulative 'itter

L. Xu, K. Butler; D. Chen,Y. Zhuang; R. Thinakaran

TI; Iowa S. U.; TI(India)

4.3 A 'itter Separation and BER Estimation Method tor Asymmetric Total 'itter Distributions

M. Ishida, K. Ichiyama Advantest

8.1 Use Models tor Extending IEEE 1687 to Analog Test

P. Sarson; '. Rearick ams; AMD

8.2 Single-Pin Test Control tor Big A, Little D Devices M. Laisne, H. von Staudt, S. Bhalerao, M. Eason

Dialog

S2.1 Testing tor Latent Detects in the Analog: Doesthe Spec. Matter?

W. Dobbelaere ON Semi

S2.2 Functional vs. Detect-based Testing in Contextot Analog Mixed Signal Blocks

M. Ales TI

S2.3 Advanced Test Methods tor Mixed-SignalCircuits: Specitication vs. Detect-based Test

A. Chatterjee Georgia Tech.



・X. 'in*(NXP)：オンチップADC BISTソリューションとBIST対応較正手法

・車載IC顧客の要求：ADCの静的線形性(DNL，INL)性能のテスト→低コスト化が必要・提案手法：オンチップBISTの実装によるADC線形性テストの低コスト化・分割入力誤差特定アルゴリズム(USER-SMILE)を利用・提案手法を車載MCU(28nm)の1Msps 12ビットSAR ADCに実装・提案手法の拡張：線形性誤差の補正を可能に・実装結果：面積0.028mm2，テスト時間10x高速化，性能(THD/SFDR)改善>10dB

*は第1著者

指標較正なし CWIによる較正 BISTによる較正

DNL(LSB) 1.1253/-1.0000 0.6726/-0.9531 0.4066/-0.6718

INL(LSB) 2.4324/-3.4909 0.9636/-1.1818 0.6633/-0.7572

SNR(dB) 62.3533 68.6602 69.7948

THD(dB) -64.8619 -74.9370 -84.4755

SNDR(dB) 60.4186 67.7412 69.6494

SFDR(dB) 66.2537 75.4594 86.5137

ENOB(bit) 9.7440 10.9603 11.2773

CWI: Capacitor-Weight-Identitication

制御スイッチ

Vreth Vretl

制御スイッチ

Ottset_en(BISTｺﾝﾄﾛｰﾗから)

1/0

CDACM

CDACP

‥

‥

CM-+

比較器

12ビット冗長SAR ADC

SAR論理&CWI較正

VretlVreth

1/0

BISTｺﾝﾄﾛｰﾗ

BIST & BISTによる較正(0.028mm2)

USER-SMILEAlg.ユニット

カウンタ

1

23

FSM

メモリ

アドレスLUT

+Ccal Ctinal

Cadc

1/0

12ビット

DA

C



・V. Esen*(KU Leuven)：光活性化を用いたMS集積回路における欠陥の非干渉検出

・車載電子部品数は増加(400チップ/台)‥不良はアナログ部品が大部分→10ppbの実現に向けては欠陥指向テストが有望・提案手法：光照射によるオープン故障の検出性向上・トランジスタに対するコンパクトな光モデル・光活性化に基づく非干渉欠陥指向テスト・実験評価：車載製品の一部(0.35μm BCD，335Trs.)

・提案手法により検出欠陥数が27%向上→有効性を確認

*は第1著者

構成光なしで検出

光ありで検出

合計

1 172 201 201

2 172 201 201

3 124 140 140

4 98 111 111

5 204 253 253

6,7,8 185 259 262

全体 675 859 862

バルク

n+ n+

p+

SD

G光光

ipc ipc

LPF

入力

ｱﾅﾛｸﾞMUX 同期整流器LPF

ﾃｽﾄ出力出力



・M. Laisne*(Dialog)：大規模アナログ小規模デジタルデバイス用1ピンテスト制御

・AMS回路：デジタルピン数が小‥テストモード制御信号用ピンが不足の可能性・提案手法：テスト用制御ピンを1ピン化，アナログ信号入力をコンパレータで3値に・3レベル信号：デジタルコードをアナログ値にエンコードして命令を入力

コードをシフトレジスタに書込んで必要な制御信号をすべて実行・実験評価：提案手法に基づき回路を実装してSim.評価・テストコスト削減効果を確認・IEEE 1687（I'TAG)との組み合わせによる構造テスト手法についても提示

*は第1著者-+

LOW

-+

HIGH

Input

comp_h

comp_l

テスト25までの時間テスト25へ行った後でテスト15へ戻るまでの時間

250

200

150

100

50

0

ATE

DUT

レジスタマップ

混合I/F

単一信号

I/F

デジタル測定部

アナログ測定部

BISTアナログコア1

アナログコア2

I'TAG準拠

アナログコア3

発振回路

デジタル制御部


講演の概要：S2.1

・W. Dobbelaere (ON Semi)：アナログ中の潜在故障テスト－仕様は重要か?

・アナログ回路：検出率が非常に低い，根本原因解析が非常に困難‥車載ICの不良返品‥38%はATEでの再テストでフェイル→潜在不良・アナログ潜在不良のテスト方法：以下の5つの解決策

(1)電圧ストレス：組込みストレストランジスタ(2)誘導性スイッチ：最大電流で切断(3)バーンインテスト：温度による欠陥の活性化(4)電気的活動の最適化：統計的に活性化の確率を高める(5)ファイナルテストでのDPAT：テスト仕様の制限値をよりタイトに・その他に必要なもの・FOM(性能指数)：故障活性化率・DFT自動化と構造テスト：特徴抽出→トポロジ生成→トポロジ検証→テスト選択・MSテスト：構造テストが増加‥潜在不良対策のため・結論：仕様は重要か?→No!‥将来は欠陥活性化構造テストに置換わる



・M. Ales (TI)：AMS信号ブロックという状況における機能テストと欠陥ベーステスト

・ADCの例(ADC14)：1Msps，14ビット SAR ADC，36チャネル(32外部+4内部)

・ADC14のテスト：Vretトリミング&検証，スキャン(レジスタ&デジタル部)，ヒストグラム・全チャネルの妥当性検証は限定的・ADCテストの最適化(まだ機能的)

・部分ランプ，マルチサイト，USMILE(Iowa SU)，など‥テスト時間は短縮，まだまだ問題(とくに検出能力)

・他のアプローチ：デジタル回路における改良の歴史に習う‥DFT，欠陥指向・ADC14のブロック：アナログMUX，デジタル，アナログ(デュアルADC)

・デジタル部：通常のDFT(スキャン，観測点，ループバック)

・アナログMUX部：観測点(ADC入力)，全入力(スキャン，テスタ，など)の制御・SAR ADC部：機能テスト‥0V～Vmaxへのランプ‥信頼性リスク低減効果なし・データシートテストからの脱却・Vretからの電圧ストレス印加，デジタルフックの追加→電圧スクリーンが可能・結論：DFTの深堀りが必要



・A. Chatterjee (Georgia Tech.)：MS回路の高度なテスト手法：仕様vs欠陥ベーステスト

・AMS回路のテストの現状・仕様ベーステスト‥テストごとに異なった設定が必要→コスト増(30～45％)

・プロセスの制御が良好な場合→欠陥に対してテストすべき・プロセスの制御が良好でない場合→パラメトリックテストへの負荷が増大すべき

・重要課題：製造テスト時間，複雑な仕様に対する組込みテスト，使用中のテスト・代替テスト：機械学習‥S = t(M)の写像を回帰により導出(S:仕様，M:測定値)

・ガードバンド削減，検出率向上，埋設回路のパラメータ推定，パラメータ調整，など・アナログ回路の欠陥指向テスト：カップリング欠陥，ショート，オープン・厄介な問題：ショート/オープンの大きさ，シリコンのみで現れる設計バグ，など・2値化データ蓄積の利点：プロセスシフトの早期発見，アダプティブテスト，など・テストのパラダイム・複数の特性不良の検出率が高いテスト→高い欠陥検出率(副産物)


AMSテスト関連の講演の概要

・1.1 N. 'ain*(IIT Madras)： SAR ADCの線形性テストにおける低コスト動的エラー検出

・高分解能ADC：フルスケールの線形性テストはコスト高・高速手法(uSMILE)は動的エラー検出が不正確→誤差を分析して解決策を提案・提案手法：誤差修正範囲を考慮，RHT(ランプ波ヒストグラムテスト)の結果も利用・実験評価(12個のADCを測定)：高精度手法(SHT(正弦波HT))との一致性を確認

・1.2 S. Deyati*(Georgia Tech.)：学習支援性能最適化を用いたビーム形成MIMOシステムの同時組込みテスト及び調整

・集積ミリ波システム(30-300GHz)：高コスト，低性能(SN比，EVM)が欠点・ビーム形成MIMOシステムに限定して全チャネルの同時特性抽出方法を提案・2段階手法によりMIMOアレイの性能を最適化・サンプリングデバイスによる学習で粗調整→局所的勾配ベース手法で微調整・実験評価(1000チップで学習，1000チップで評価)：提案手法の有効性を確認

*は第1著者


AMSテスト関連の講演の概要(cont.)

・1.4 '-W. 'eong*(NXP)：低損失レギュレータの安定性測定のためのBIST

・低損失レギュレータ(LDO)：閉ループシステムのため安定性が重要だが測定困難・提案BIST手法：ノイズ模擬入力とLDO出力の相関から安定性関連パラメータを測定・閉ループLDOのインパルス応答を測定→位相マージンと閉ループ帯域幅を計算・提案BIST回路を設計して評価‥GF 40nmプロセスを使用してレイアウト後Sim.

・低オーバヘッドで高精度な安定性パラメータ測定が可能であることを確認

・4.2 L. Xu*(TI)：大規模な累積ジッタを含む精度の低い装置による高精度ADCテスト

・クロックジッタのADCへの影響：SN比の低下‥従来手法では除去困難・提案手法：サンプリングクロックジッタを用いてADCの性能を正確に推定・正確なサンプリングクロックが不要なため低コスト化が可能・アルゴリズム：ADC出力を小領域に分割‥各領域対の差を解析してジッタを推定・評価結果(Sim.及び実測)：提案手法の有効性を確認

*は第1著者


AMSテスト関連の講演の概要(cont.)

・4.3 M. Ishida (Advantest)：非対称総ジッタ分布に対するジッタ分離及びBER推定法

・高速シリアルIFのビットレートが向上‥タイミングジッタの高精度測定が重要・提案手法：非対称分布のタイミングジッタに適用可能なジッタ解析法・FFTベースのジッタ分離，ビット誤り率(BER)曲線のモデルベース推定・実験評価：計算機Sim.及び実際のジッタ解析への適用により評価・従来手法より高い精度でジッタ及びBER曲線を解析できることを確認

・8.1 P. Sarson*(ams)： IEEE 1687のアナログテストへの拡張のためのユースモデル

・IEEE1687(I'TAG)：チップ上のテスト/測定回路へのアクセスを規定・主対象はデジタル回路だがアナログ回路を排除してはいない・4つの使用例を通してIEEE1687のアナログ回路への拡張について提示・記述言語(ICL/PDL)を拡張‥アナログテストに必要な要素や動作の記述に対応・ATEベンダやIPベンダのための推奨項目も提示

*は第1著者


車載ICテスト関連

・Session 14: Satety and Test tor Automotive ICs・Embedded Tutorial 2: Automotive・車載ICテスト関連では，一般論文での3件の講演のほか，埋設チュートリアルで2件の講演あり・14.1，14.2及び14.3について紹介

講演No. タイトル著者所属14.1 Satety Analysis tor Integrated Circuits in the

Context ot Hybrid SystemsV. Prasanth; R. Parekhji; B. Amrutur

TI; TI(India); IIS

14.2 Advanced Functional Satety Mechanisms tor Embedded Memories and IP in Automotive SOCs

T, Kogan, G. Boschi, I. Kroul, H. Shaheen; Y. Abotbol; G. Harutyunyan, Y. Zorian

Intel; Inomize; Synopsys

14.3 Some Considerations on Choosing an Outlier Method tor Automotive Product Lines

L-C. Wang, S. Siatkowski, C. Shan, M. Nero; N. Sumikawa, L. Winemberg

UCSB; NXP

ET2.1 Demystitying Automotive Satety and Security tor the Semiconductor Developer

V. Prasanth, D. Foley, S. Ravi TI

ET2.2 An Ettective Functional Satety Solution tor Automotive Systems-on-Chip

G. Tshagharyan, G. Harutyunyan, Y. Zorian

Synopsys



・V. Prasanth (TI（India)：複合システムという状況における集積回路の安全解析

・車載/産業用IC：故障モードが複雑(例：電子操舵制御‥ビットエラーで逆方向に)

・閉ループ制御システム(例：モータ制御)：FFのSEUで操作が変わることも・安全性解析におけるアプリの考慮が必須・解析の複雑度とハードウェアオーバヘッドのトレードオフ

・提案モデル：複合システムの機能安全解析に対する集約的手法・アプリ対応のトレランス(値/時間)は高いレベルのモデルで評価(閉ループ)・個々のハードウェアモジュールは個別に解析(開ループ)・保護すべき重要なFFを指摘

SEU: Single Event Upset

アプリレベル

SoCレベル

モジュールレベル

デバイスレベル

解析複雑度増加

オーバヘッド増加デジタル制御

物理系

CPUｷｬﾌﾟﾁｬﾓｼﾞｭｰﾙ

ﾊﾟﾙｽ幅変調器

モータホールセンサ

パワーレベル

通信I/F

ﾄﾚﾗﾝｽ考慮ｼｽﾃﾑﾚﾍﾞﾙ故障注入

保護すべき重要FF



ｱﾌﾟﾘﾚﾍﾞﾙﾄﾚﾗﾝｽ評価

ﾄﾚﾗﾝｽを個別ﾓｼﾞｭｰﾙ出力にﾏｯﾌﾟ

ｱﾌﾟﾘﾚﾍﾞﾙﾄﾚﾗﾝｽ評価

ﾄﾚﾗﾝｽ未考慮ﾓｼﾞｭｰﾙﾚﾍﾞﾙ故障注入

理想手法(閉ループ)

既存手法(開ループ)

提案手法(開ループ)

ﾄﾚﾗﾝｽ考慮ﾓｼﾞｭｰﾙﾚﾍﾞﾙ故障注入



・実験評価：DRV8312-C2-KIT(モータ制御評価キット)を利用した装置で実験・故障注入のためのスレッドを追加してアプリを変更・結果：速度をモニタして比較‥既存(開ループ)，理想(閉ループ)，提案手法・時間トレランス：最低92サイクル(4.6ms)での動作を確認・値トレランス：5～7%の変動の許容を確認・重要FFの指摘：指摘FFを1/4に削減(900RPMで190→50(理想は48))

重要

FF数

250

200

150

100

50

0

900 1050 1200 1350 1500 1650 1800 1950 2100 2250

動作条件(モータ速度)

既存手法理想手法提案手法

開始終了

割込み待機

故障注入可能?

閉ループ制御Alg.実行

故障注入済?

No

FF値反転

出力に誤り?

No

Yes

解析期間終了?

No

FFを重要FFに分類

No

Yes Yes

Yes


入れ子マクロ複合マクロ

マクロ安全地帯

EC

C集約

EC

C集約

ｱﾅﾛｸﾞ

IP

ｱﾅﾛｸﾞ

IP

ECC信号

論理

M

論理

M

M M

M

M

M

M

ECC信号

ｻﾌ゙ﾏｸﾛ1ｲﾝｽﾀﾝｽ1


ﾒﾓﾘｺﾝﾃﾅ

M

車載SoC

M M

集約論理集約論理

・ T, Kogan (Intel)：車載SOCにおける搭載メモリとIPのための高度な機能安全機構

・車載SoCが急速に複雑化&小型化‥機能安全においても考慮が必要・提案内容：車載SoCに対する構造とテストの戦略を定義し解決策を求める・車載SoCの機能安全チェックリスト：IPは認定済?，目標ASILレベル適合?，など・要求事項：エラーの収集と報告，エラー注入，誤報の回避・解決策：BIST構造，機能安全信号の集約(下図)，初期フロー(キーオン)，など

入れ子マクロ複合マクロ

マクロ安全地帯

SPIF+SMART 全体サーバ

IEE

E1

68

7

IEE

E1

68

7

サブサーバサブサーバ

ｱﾅﾛｸﾞ

IP

IEEE

15

00

ｱﾅﾛｸﾞ

IP

IEEE

15

00

論理

M

論理

M

M M

M

M

M

M

IEEE

15

00

ｻﾌ゙ﾏｸﾛ1ｲﾝｽﾀﾝｽ1サブサーバ


ﾒﾓﾘｺﾝﾃﾅ

M

車載SoC

M M


M: Memory, IP: IP Intertace



・適用事例(SoCの例)

・システムプロセッサI/F(SPIF)：1149.1 TAP準拠のバス，安全地帯から信号印加・サーバ：IEEE 1500 I/Fを持ち2次TAPに接続‥量産テストのため・MBISTも2次TAPに接続・結果：3種のMBISTアルゴリズムを実行(Nはメモリアドレス数)・TestAlgo1：8N ‥実働モード用・TestAlgo2：16N‥起動モード用・TestAlgo3：55N‥製造モード用→実行時間OKを確認

TAP: Test Access Port

テストｱﾙｺﾞﾘｽﾞﾑ

シナリオ1(並列) シナリオ2(逐次)

クロックサイクル

実行時間

クロックサイクル

実行時間

TestAlgo1 33000 66μs 80000 160μs

TestAlgo2 57000 114μs 123000 246μs

TestAlgo3 193000 386μs 383000 1532μs

安全地帯

メイン1149.1 TAP

3rdﾊﾟｰﾃｨ1149.1 TAP

MBIST1149.1 TAP SPIF

ﾄﾞﾗｲﾊﾞ

SMARTﾄﾞﾗｲﾊﾞ

サーバ

1149.1TAP内蔵ﾓｼﾞｭｰﾙ

1 0

TCK, TRST, TMSTDO TDI

0

1

0

1

0

1

ﾓｼﾞｭｰﾙN ﾓｼﾞｭｰﾙB ﾓｼﾞｭｰﾙA‥

‥

main tdo

tdo

LBIST tdi

MBIST tdo

SPIF 1149.1バス

SPIF Enable

SMARTバス

内蔵tdi

内蔵tdoSPIF Disable

SPIF Enable



・L-C. Wan (UCSB)：車載製品ラインに対する異常値手法の選択に関する考察

・テストにおける異常値検出：様々な手法‥DPAT，位置ベース(NNR，LA，など)

・どのベンチマークも代表例にはならない，どの手法も常に最良とはならない・どれを用いるべきかが問題‥一般化の課題・ベンチマーク(過去)から得られた最良手法は将来の適用では最良とならない・目標：計算可能な適用可能性の尺度‥一般化の改善に役立つ・手法Aが適用可能なウェハのみを対象に手法Aを適用‥より良い一般化・適用可能性尺度：基本的な考え方・すべての手法に共通して必要ないくつかの仮定がある・一致性を分散で計測‥分散0→完全な一致性・適用可能性 =一致性(分散) +正当性(偏差)

偏差

正規分布

問題空間

L'L

SA

手法A

手法Aが最良の対象に限定

問題空間

手法Aが最良

すべてで最良の手法なし

手法Bが最良

手法Cが最良

PAT: Part Average TestingDPAT: Dynamic PATNNR: Nearest Neighbor RuleLA: Location Averaging


・実験評価：5種の車載製品データを使用(全体で>1000テスト，>150返品(CQI))

・単一テストごとの最良手法・分散では・DPAT-64%，NNR-18%，AEC-16%，．．．・偏差では・DPAT-39%，AEC-30%，LA-20%，．．．

→すべてで最良の手法はなしただし，製品VPの500ウェハの1つのテストだけで見るとAECが95%

・一般化の改善：59の適用可能なCQIを含むウェハに絞って評価・適用可能性を考慮することで歩留りロスを大幅に低減


製品 VP KM A2M MPC ALP 合計返品数 32 23 11 10 77 153

N/A数 17 22 5 7 43 94

適用可能数 15 1 6 3 34 59

製品ウェハ数テスト数返品数VP 51,100 249 32KM 9,675 350 23

A2M 400 45 11MPC 4,888 620 10ALP 6,996 123 77

返品 1 2 3 4 5

適用可能性チェックなしの結果最小歩留り損失 0.197% 0.209% 0.191% 0.124% 0.120%

理想の値 0.768% 0.754% 0.649% 0.611% 0.523%

実際の値 5.597% 4.496% 4.461% 4.107% 3.390%

適用可能性チェックありの結果最小歩留り損失 0.172% 0.343% 0.341% 0.154% 0.000%

理想の値 0.683% 1.060% 1.124% 0.653% 0.184%

実際の値 0.567% 0.496% 1.310% 0.984% 0.241%

分散視点

偏差視点


テスト結果データ活用関連

・Session 9：Delay Test and Quality・Special Session 4：Machine Learning in Testing Applications

・テスト結果データ活用に関して，一般論文で1件の講演のほか，特別セッションで3件の講演あり・9.1，S4.1について紹介

講演No. タイトル著者所属9.1 Kernel-based Clustering tor Quality

Improvement and Excursion DetectionN. Sumikawa; M. Nero, L-C. Wang

NXP; UCSB

S4.1 The Emerging Applications ot MachineLearning in Testing

Y. Huang Mentor

S4.2 Enhanced Lithographic Hot Spot Detectionthrough Design ot Experiments

Y. Makris UT-Dallas

S4.3 Opportunities in Machine Learning and Test R. Aitken ARM


テスト結果データ活用関連 (cont.)

・Session 2：Diagnosis・Session 12：Die Inking, Test Chips and Aging・Session 13：Status Monitoring・Session 14：Satety and Test tor Automotive ICs

・テスト結果データ活用に関しては，他の分野でもこれに関連する一般論文5件及び招待論文1件の講演あり

・14,3については紹介済

講演No. タイトル著者所属2.3 Systematic Detect Detection Methodology tor

Volume Diagnosis: A Data Mining Perspective C. Shan, L-C. Wang; P. Babighian, Y. Pan, '. Carulli

UCSB; GLOBALFOUNDRIES

12.1 Automated Die Inking: A Pattern Recognition-based Approach

C. Xanthopoulos, Y. Makris; P. Sarson, H. Reiter

UT-Dallas; ams

12.3 (Invited)

ITC-India Best Paper: Cognitive Approach to Support Dynamic Aging Compensation

S. Mhira STMicro

13.2 Changepoint-based Anomaly Detection in a Core Router System

S. 'in, K. Chakrabarty; Z. Zhang, X. Gu

Duke U.; Huawei

13.3 Symbol-based Health-Status Analysis in a Core Router System

S. 'in, K. Chakrabarty; Z. Zhang, X. Gu

Duke U.; Huawei

14.3 Some Considerations on Choosing an Outlier Method tor Automotive Product Lines

L-C. Wang, S. Siatkowski, C. Shan, M. Nero; N. Sumikawa, L. Winemberg

UCSB; NXP



・ N. Sumikawa (NXP)：品質向上と変動検出のためのカーネルベースクラスタリング

・製造ばらつき：歩留りに影響‥多くの要因とその相互作用のため予測不能・提案手法：フェイルクラスタの特定に基づく歩留り変動の検出と品質向上・どのようにして歩留り変動をできる限り早く検出するかが課題・手順：クラスタ特定→封じ込め(クラスタ内ダイのスクリーニング)→クラスタの分類・カーネルベースのクラスタリングアルゴリズムを適用・厳しいしきい値によりスクリーニングウェハ

マップ故障モード選択

カーネル変換

しきい値&

クラスタ検出

密度推定

25

20

15

10

5

0

影響を受けたウェハ数

週

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30

5時方向クラスタ

11時方向クラスタ

両方のクラスタ



・適用評価：量産製品の30週分のデータ(>40kウェハ)を利用・それぞれのウェハを解析→フェイルクラスタ近傍のダイをスクリーニング・結果：全部で1291ウェハにクラスタが存在(比率としては少ない)

・全体としての歩留りロスは0.05%

・全製品で考えると‥問題は最初の波(第5～11週)で特定できたはず・得られたこと：提案手法によりシステマティックな歩留り変動の早期検出が可能

50

40

30

20

10

0

影響を受けたウェハ数

週

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30

メタル2

メタル1

ビア1



・Y. Huang (Mentor)：テストにおける機械学習の新たな応用

・機械学習(ML)のテスト応用が活発化，深層学習(DL)も視野に入っている‥テストのためのMLとDLについてレビュー・ML：AI(人工知能)の一分野で以下を含む・統計的推論(ベイズ推論)：診断，歩留り習熟，コスト削減，など・カーネルマシン(SVM)：診断，歩留り習熟，DFT最適化，など・ANN(DLを含む)：故障分類，アナログテスト(故障診断)，など・その他のMLとDL

・ML：人間が専門知識に基づき特徴選択→分類・DL：自動的に特徴を抽出→分類

SVM: Support Vector Machine

ANN: Artiticial Neural Network

分類

特徴選択(人手)(専門知識に基づく)

その他の機械学習

分類

特徴抽出 (自動)(表現を学習)

深層学習


講演の概要：S4.1 (cont.)

・DLの適用に適した問題‥一般論・表現は良くできているが特徴は未知(専門知識が不十分)・表現は良くできているが表現から特徴を導出するのが困難・一般化誤差を低減できるのに十分なデータが存在・DLの適用に適したテストの問題・歩留り習熟：根本原因解析，欠陥分類，など・診断：非モデル化欠陥，大域欠陥(クロック，スキャン制御)，など・DFT最適化：スキャン構造，検査点挿入，テストスケジューリング，など・ATPG(?)：動的圧縮，冗長故障解析，など・DLの今後のトレンド：再利用可能性，発展可能性，理解容易性

再利用可能性発展可能性理解可能性

動的環境考慮／適応モデル・データ生成確率分布に従うもの

[Sugiyama, Adap. Comp. ML 2012]・学習で増強したクラス

[Da, AAAI 2014]・特徴の増加&現象を伴う学習

[Hou, IEEE Tr. PAMI, 2017]

更新／増強のために小データしか必要としない事前訓練モデル・適応型モデル

[Li, TPAMI 2013]・転移学習

[Machine Learning, 'uly 1997]・ベイズ的プログラム学習

[Lake, Science, Dec. 2015]

[Zou, IEEE Tr. KDE, 'une 2004][Setioni, IEEE Tr. NN, May 2002]

・知識蒸留 [Hinton, NIPS 2014]

2回目の学習

最初の学習

複雑なBlackboxモデル

訓練データ

仮想データ

学習

予測

学習単純な包括的モデル


セキュリティ関連

・Session 6：Security・Special Session 3/5：Emerging Topics in Security and Trust I/II

・セキュリティに関連して，一般論文で3件の講演のほか，特別セッションで6件の講演あり・この9件について，それぞれ簡単に紹介(アブストラクト(+α))

講演No. タイトル著者所属6.1 Hardware Trojan Detection Through

Intormation Flow Security VeriticationA. Nahiyan, M. Sadi, G. Contreras, D. Forte, M. Tehranipoor, R. Vittal

U. Florida

6.2 Run-Time Hardware Trojan Detection Using Pertormance Counters

R. Elnaggar, K. Chakrabarty;M. Tahoori

Duke U.; Kurlsruhe I. T.

6.3 Thwarting Analog IC Piracy via Combinational Locking

'. Wang, C. Shi, A. Sanabria-Borbon, E. Sanchez-Sinencio, '. Hu

Texas A&M

S3.1 Test Opportunities to Reduce Time and Expertise Required to Assess (TERA) tor Trust

B. Dupaix Air Force Res. Lab

S3.2 Fault Injection Attacks and their Mitigation in Embedded Processors

P. Schaumont Virginia Tech

S3.3 Opportunities in Emerging Technologies tor Hardware Security

A. Chen SRC

S5.1 Upgrade/Downgrade: A Perspective on Challenges and Opportunities in Overcoming the Legacy System Issue

D. Forte U. Florida

S5.2 Supply-Chain Risks in Additive Manutacturing '. Rajendran Texas A&M U.

S5.3 Securing Chip-Scale Microbiology and Biochemistry: Attacks and Countermeasures tor Microtluidic Biochips

K. Chakrabarty Duke U.


セキュリティ関連の講演の概要

・6.1. A. Nahiyan*(U. Florida)：情報フローセキュリティ検証によるハードウェアトロイ検出

・SoC設計：様々なハードウェアトロイの危険性‥情報フローセキュリティ(IFS)が重要・新フレームワーク提案：信頼できないIPベンダによるハードウェアトロイ挿入を検出・IFS検証：重要情報を縮退故障でモデル化→ATPGでの検出=情報フローが存在・実験評価(trust-hubベンチマーク)：提案手法により全ハードウェアトロイを検出

・6.2 R. Elnaggar*(Duke U.)：性能カウンタを用いた実行中のハードウェアトロイ検出

・設計/製造のアウトソーシング→ハードウェアトロイ挿入の危険性・提案手法：MPUコア向けハードウェアトロイの実行時検出・データストリームの異常パターンからハードウェアトロイの活性化を検出・実験評価(OpenSPARC，など)：誤検出率0.1以下の効率の良い検出能力を確認

・6.3 '. Wang*(Texas A&M U.)：組み合わせ施錠によるアナログIC不正コピーの阻止

・IC偽造：大きな問題に‥全体の1/4がアナログIC(第1位)→回路の施錠が重要に・提案手法：SMTベースの組み合わせ施錠‥構成可能なカレントミラーを利用・カレントミラーによる施錠構造をモデル化しSMTで最適化・実験評価(BFP，など)：Sim.評価により不正コピー阻止能力の大幅向上を確認

*は第1著者

SMT: Satistiability Modulo Theories


セキュリティ関連の講演の概要(cont.)

・S3.1. S. Dupaix*(Air Force Res. Lab)：信頼を得るための評価に要する時間と専門知識(TERA)を削減するためのテストのチャンス

・電子部品の信頼性：定量化可能な評価結果の生成が重要・目的：評価に必要な時間の短縮・部品作成過程からの成果物の適用方法について紹介

・S3.2 P. Schaumont*(Virginia Tech.)：組込みプロセッサにおける故障注入攻撃とその軽減

・IoT：サイバーワールドの制御/感知に多数のエッジ機器を使用→信頼性が重要・故障注入攻撃：これらの組込みシステムに対する脅威・対策：FAME(故障考慮プロセッサ拡張)アーキテクチャ‥センサにより攻撃を検知・設計評価により従来手法より低オーバヘッド(性能/面積)であることを確認

・S3.3 A. Chen*(SRC)：ハードウェアセキュリティのための新興技術のチャンス

・SRCのNRI(ナノ研究イニシアティブ)は新材料の開発を支援・新材料の特性(ヒステリシス，など)を利用したセキュリティ攻撃の可能性あり・ハードウェアセキュリティに関する新技術：様々なチャンスと課題・関連するSRCプログラム‥Trustworthy and Secure Semiconductors and Systems（T3S）

*は第1著者


セキュリティ関連の講演の概要(cont.)

・S5.1. D. Forte*(U. Florida)：アップグレード/ダウングレード：レガシーシステムの問題克服のための課題とチャンスの展望

・レガシーチップ/ソフト：製造元のサポートなし，偽造かどうかの判別も困難・互換性の問題で新チップ/ソフトへの置換えが困難・新たな技術と自動化の進歩により陳腐化を克服するための課題とチャンスを展望・テスト/検証とセキュリティのコミュニティがそれぞれ果たすべき重要な役割あり

・S5.2 '. Rajendran*(Texas A&M U.)：付加型製造におけるサプライチェーンのリスク

・3D印刷が普及→製造時間とコストの短縮による革新的技術への投資が増大

・製造プロセスとサプライチェーンのグローバル化に伴う信頼性の懸念も増大・3D印刷のリスクを評価→プロセスへの複数の攻撃を提示‥脅威を包括的に分類・2つの攻撃シナリオに対する異なる検出方法を評価

・S5.3 K. Chakrabarty*(Duke U.)：チップスケール微生物学と生化学のセキュア化：マイクロ流体バイオチップに対する攻撃と対策

・マイクロ流体バイオチップ：研究は盛んだがセキュリティへの注目は低い

・バイオ評価結果の改ざん，独自の生体分子プロトコル盗用，などの危険性あり・様々なマイクロ流体プラットフォームの脅威，脆弱性及び対策を紹介・特定攻撃からのマイクロ流体バイオチップ保護のための最近の提案も紹介

*は第1著者


パネル討論

・以下の4つのテーマでパネル討論

・自動車の安全と安心：足かせとなる課題と見えてきた希望

・テストのみんなはシステムレベルテスト(SLT)を本当はどう思ってる?

・岐路に立つ歩留り習熟－テストチップは助けになるか?

・自動車のテストと信頼性：課題かチャンスか

・参加したパネル1とパネル4について概要を紹介

Session タイトル

Panel 1Automotive Satety and Security: The Impeding Challenges and Hopes on the Horizon

Panel 2Hot Topic Virtual Panel - What Does the Test Community Really Think About System-Level Test?

Panel 3 Yield Learning at the Crossroads - Test Chips to the Rescue?

Panel 4 Automotive Test and Reliability: Challenges or Opportunities


パネル1の概要

・「自動車の安全と安心：足かせとなる課題と見えてきた希望」

・背景：車載対応の一環として機能安全へのテスト技術の対応が重要・M. Tehranipoor (U. Florida)が司会，パネリストとしては5名が登壇・各パネリストの主なポジショントークは以下のとおり

・R. Mariani (Intel)：課題はリスク(ハード故障，想定外機能，など)への対応・SOTIF(性能限界時の安全標準)やAI(ML/DL)の安全性も考慮が必要・Y. Iskandar (Cisco)：コネクティビティが新たな脅威の原因になる・Cisco社でも機能安全への取組み推進中，良いアイデアあり(未公表)

・S. Bhunia (U. Florida)：車載ICの最も重要な観点は最も複雑なIoTであること・希望：柔軟でロバストな安全構造，攻撃耐性が高く，検証やデバッグも容易・S. Ray (NXP)：機能安全，セキュリティ，信頼性‥適切なトレードオフが必要・MCUはそれぞれに安全面の潜在リスク‥この対応が重要課題・Y. Zorian (Synopsys)：車の電子化に伴う様々なIP‥信頼の基点(tRoot)が重要・安全地帯(Satety Island)によりSoCレベルでの脅威の検出&防御を可能に

・会場を含めた討論の主な内容は以下のとおり

・ハードウェアトロイに対する対策は→想定外の挙動の顕現化が必要・機能安全のコストと適用性のトレードオフは→ IP，ソフトでの考慮も重要


パネル4の概要

・「自動車のテストと信頼性：課題かチャンスか」

・背景：車載ICのテスト品質保証と機能安全標準への適合が大きな課題・Y. Zorian (Synopsys)が司会，パネリストとしては5名が登壇・各パネリストの主なポジショントークは以下のとおり・R. Parekhji (TI)：車載市場の設計/テストへのインパクト大・安全性の向上‥DFT再利用，安全性の障壁‥アナログの対応・P. Bernardi (Poli. Torino)：製造時と動作時の双方の品質の考慮が必要・機能的(ソフトベース)セルフテスト，オンラインセルフテストが重要・G. Boschi (Intel)：車載SoC‥複雑度が来年には10xに急増と予想・新たな機能安全対策のアイデア：統合的診断，機能安全のI/Fの標準など・C. Eyschenne (Bosch)：機能安全にはBIST(ロジック，メモリ，AMS)が必須・BISTは正しいアプローチ‥フィールド用途のための進化が重要・T. McLaurin (ARM)：課題は高品質テスト，安全性&信頼性，セキュリティ，など・チャンス：新しい良い何か，従来と新規の組合せ，ML，設計とテストの協力，など

・会場を含めた討論の主な内容は以下のとおり

・テストし過ぎでは→問題を解決して最適化が必要・ソフトウェアBISTは→割込みなどに適合，最適化すればランダムBISTより高速


ITC2017報告

・ ITCについて




・まとめ


ITC2017の特徴

・今回のITC2017の特徴をまとめると以下のとおり。

(1)車載品質対応が最大の関心事・3主要トピック(機械学習，車載対応，セキュリティ)の中で最も高い関心・「Automotive Day(本会議3日目)」では，関連のセッションが大人気・併設のARTワークショップも100名以上の参加者で活況

(2)テストビッグデータ活用もしっかりとした足取りだが・引き続きホットなトピックであることは確か・併設のDATAワークショップの参加者が30名程度で先行き不安・ITC2018のメインテーマは「AI」‥真の意味でAI活用が鍵となりそう

(3)アジアシフトが顕著化・ITCは参加者減少→一方，ITCインド(7月)，ITCアジア(9月)は盛況今年はITCアジアを8月に中国で開催予定・ITC全体としての活性化の担い手としてアジアへの期待が大

ITC2017雑景


ITC2018はフェニックスで

・ITC2018はアリゾナ州フェニックスに場所を移して10/28(日)～11/2(金)

に開催予定

投稿締切(最終原稿)：3/2(金) →採否通知：6/1(金)

・詳細はWeb(http://www.itctestweek.org)に掲載


lsi ツシテ技術の基礎と動向 - gunma university2018/02/05 ·...

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