lojik lab deney foyu

T.C. NDE NVERSTES MHENDSLK - MMARLIK FAKLTES ELEKTRK - ELEKTRONK MHENDSL BLM

LOJK DEVRELER LABORATUARI DENEY FY

Haziran 2009

NDEKLER

Deney-1 Temel Kap Devreleri 1.1 n alma 1.2 Deneyin Amac 1.3 n Bilgiler

.

1 1 1 1 1 2 2 3 4 4 5 6 6 6

. .. .. ..

1.3.1 VEYA kaps

1.3.1 Diyot ile VEYA kap devresi 1.3.2 Transistr ile VEYA kap devresi 1.3.5 VE kaps

.. .

1.3.5.1 Diyot ile VE kap devresi 1.3.5.2 Transistr ile VE kap devresi 1.3.6 Deil kaps

. .

1.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar 1.5 Deney almas 1.6 Deney le lgili Sorular

...

Deney-2 Temel Kap Devreleri Kullanlarak Lojik Fonksiyonlarn Gerekletirilmesi 2.1 n alma 2.2 Deneyin Amac 2.3 n Bilgiler 7 7 7 7 7 8 8 8 9

. . .. .

2.3.1 Boolean fonksiyonlarnn basitletirilmesi 2.3.1.1 ki deikenli karnough diyagram 2.3.1.2 deikenli karnough diyagram 2.3.1.3 Drt deikenli karnough diyagram 2.3.1.4 stee bal durumlar ii

2.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar 2.5 Deney almas 2.6 Deney le lgili Sorular 2.7 Katalog Bilgileri

.....

9 10 10 10 12 12 12 12 12 14 17 17 17 17 18 18 18 18 18 21 23 23 23 24 25 25

.. .

Deney-3 Kombinasyonel Lojik Devreler-I 3.1 n alma 3.2 Deneyin Amac 3.3 n Bilgiler

.. .. .

3.3.1 Toplayclar 3.3.2 karclar


.. .... ..

Deney-4 Kombinasyonel Lojik Devreler-II 4.1 n alma 4.2 Deneyin Amac 4.3 n Bilgiler

.. .. . . .

4.3.1 Kod zcler (decoders) 4.3.2 Kodlayclar (encoders)


.. ..

Deney-5 Kombinasyonel Lojik Devreler-III 5.1 n alma

. iii

5.2 Deneyin Amac 5.3 n Bilgiler

.. .. . .

25 25 25 27 28 28 28 28 30 30 30 30 30 32 34 35 35 35 36 37 37 37 37 37 39 40

5.3.1 oullayclar (multiplexers) 5.3.2 Seiciler (demultiplexers)

5.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar 5.5 Deney almas 5.6 Deney le lgili Sorular 5.7 Katalog Bilgileri Deney-6 Ardk Lojik Devreler-I 6.1 n alma 6.2 Deneyin Amac 6.3 n Bilgiler

.... .. . .

. .. ..

6.3.1 RS flip-flop 2.6.3.2 D flip-flop 6.3.3 JK flip-flop

6.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar 6.5 Deney almas

... .. .

6.6 Deney le lgili Sorular 6.7 Katalog Bilgileri Deney-7 Ardk Lojik Devreler-II 7.1 n alma 7.2 Deneyin Amac 7.3 n Bilgiler 7.3.1 Register 7.3.2 Shift register

. .. .. ..

7.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar iv

7.5 Deney almas 7.6 Deney le lgili Sorular 7.7 Katalog Bilgileri Deney-8 Asenkron Sayclar 8.1 n alma 8.2 Deneyin Amac 8.3 n Bilgiler

. .. . .

41 41 41 42 42 42 42 43 44 45 46 46 46 48 48 48 48 48 48 49 50 50 50 51 51 51

. .. .. .. .

8.3.1 Ripple sayc 8.3.2 Display etme

8.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar 8.5 Deney almas 8.6 Deney le lgili Sorular 8.7 Katalog Bilgileri Deney-9 Senkron Sayclar 9.1 n alma 9.2 Deneyin Amac 9.3 n Bilgiler

. . ....

.. ..

9.3.1 Senkron sayc 9.3.2 Ring sayc


. .. . ..

Deney-10 Aritmetik Lojik lem Birimi 10.1 n alma 10.2 Deneyin Amac

.. v

10.3 n Bilgiler

. . ..

51 51 51 52 53 53

10.3.1 Aritmetik lojik ilem birimine giri 10.3.2 74LS181 Aritmetik lojik ilem birimi

10.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar 10.5 Deney almas 10.6 Deney le lgili Sorular

vi

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-1 TEMEL KAPI DEVRELER DEVRELER 1.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz. 1.2 Deneyin Amac Temel kap ilemlerinin ve bu ilemleri gerekletiren kap devrelerinin incelenmesi ve lemlerinin tiren gerekletirilmesi.

1.3 n Bilgiler Bilindii gibi saysal (dijital) elektronik sistemler temel mantk kurallarna uygun al i alan sistemlerdir. Bu tr sistemlerde gerek giri gerekse k iki farkl duruma sahip olabilir (0 veya giri, l 1) ve bu tr say sistemlerine ikili (binary) say sistemi denir. En basitinden en karma karmana kadar btn mantk devrelerinde bu say sistemi kullanlr. Temel olarak lojik kap mevcuttur. Bunlar VEYA (OR), VE (AND), DE L (NOT, INVERTER) kaplardr. Bu temel kaplarn DEL kombinasyonlarndan dier kap trevleri elde edilebilir. er Bunlar; NOT-AND NOT-OR EX-OR EX-NOR NAND NOR (VE-DEL kaps) (VEYA-DEL kaps) (Exlusive OR kaps) (Exlusive NOR kaps)

Bu deney almasnda yukarda belirtilen temel lojik kaplar diyot ve transistrlerle kurulan masnda eitli devrelerle oluturulacaktr. Bilindi i gibi, transistrler ykselte (amplifier) olarak geni turulacaktr. Bilindii geni bir uygulama alanna sahiptir. Genel olarak bir transistr tr a ma durumuna sahiptir. alma Kesim durumu (Cut-off) Aktif durumu Doyum durumu (Saturation)

Transistrlerin kullanld dier nemli bir alan ise saysal elektroniktir. Bu tr uygulamalarda dier transistrn kesim ve doyum al alma durumlarndan yararlanlr. Bir transistrn baz (base) akm sfr olduunda, o transistr doyum durumuna geer. Kesimde olan bir transistrde unda, kolektr-emiter aras ak devre, doyumda olan bir transistrde ise ksa devre gibi davranr. Bu emiter alma durumuna transistrn anahtarlama (swit ma (switching) alma durumu denir. ma

1.3.4 VEYA kaps VEYA (OR) kap devresinin sembol ve do doruluk tablosu (truth table) ekil 1.1 ve Tablo 1.1de grlmektedir. Bu doruluk tablosunu sa ruluk salayacak birok deiik VEYA kap devresi ik oluturulabilir. Bu deneyde bunlara iki farkl rnek verilecek ve incelenecektir. turulabilir. bunlara1

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-1 TEMEL KAPI DEVRELER DEVRELER Tablo 1.1 Veya kaps do doruluk tablosu GRLER IKI LER A B F 0 0 0 0 1 1 1 0 1 1 1 1 ekil 1.1 Veya kaps sembol

1.3.4.1 Diyot ile VEYA kap devresi ekil 1.2de diyotlarla gerekle gerekletirilen iki girili bir VEYA kaps grlmektedir. Bu devrede her li iki girie de lojik 0 uyguland e uygulandnda (pozitif lojie gre 0 volt) DA ve DB diyotlarnn her ikisi de kesim durumundadr. nk diyotun iletime geebilmesi iin do ru ynde polarlanmas gerekir. doru Bu durum ise ekil 2.3de grld gibi diyotun anot ile katot arasndaki potansiyel farkn ekil grld t (VAK) anot katottan daha pozitif olmak art ile, silikon diyot iin 0.6 Vdan germanyum diyot art iin 0.2 Vdan byk olmas gerekir. Giri lerin her ikisine de 0 V uyguland Girilerin uygulandnda, diyotlarn her ikisi de kesim durumunda oldu olduundan VEYA kap devresi k F lojik 0 de deerine sahiptir. Girilerin en az bir tanesine lojik 1 uyguland nda (+5V) ilgili diyot do ynde polarlanarak lerin uygulandnda doru giriteki lojik 1 seviyesi F k noktasna aktarlr. Bu arada iletimdeki diyot zerinde 0.6 V teki k gerilim dm (silikon iin) olacaktr. Sonu olarak giri lerin hepsi lojik 0 oldu m girilerin olduunda F k lojik 0, girilerden herhangi biri veya her ikisi de lojik 1 oldu unda F k lojik 1 durumuna lerden olduunda k gemektedir.

ekil 1.2 Diyot ile VEYA kap devresi

ekil 1.3 VAK

1.3.4.2 Transistr ile VEYA kap devresi ekil 1.4te transistrlerden olu oluan iki girie sahip bir VEYA kap devresi grlmektedir. Bu e devrede girilerden her ikisi de lojik 0 oldu lerden olduunda TA ve TB transistrleri kesim durumundadr.2

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-1 TEMEL KAPI DEVRELER DEVRELER Bunun anlam, her iki transistrn de kesim durumunda olmalarndan dolay R direnci zerinden herhangi bir akm gemeyecek ve F k lojik 0 durumunda kalacaktr. Girilerden en az bir k tanesi lojik 1 olduunda ilgili transistr iletime (transistrn doyum durumu) geer. Bu durumda unda I akm R direnci zerinden devresini tamamlayarak F k zerinde bir gerilim d k dmne neden olur. Bu F k lojik 1 de deerinde olduu anlamna gelir.

ekil 1.4 Transistrl VEYA kaps

1.3.5 VE Kaps VE (AND) kap devresinin sembol ve doruluk tablosu ekil 1.5 ve Tablo 1.2de ekil grlmektedir. Bu kapnn k her iki giriinin de 1olduu durumda 1, di k, u dier durumlarda 0dr. VEYA kapsnda olduu gibi VE kapsnn yapm iin de iki rnek verilecektir.

Tablo 1.2 VE kaps do doruluk tablosu

GRLER LER A B 0 0 0 1 1 0 1 1 ekil 1.5 VE kaps

IKI F 0 0 0 1

3

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-1 TEMEL KAPI DEVRELER DEVRELER 1.3.5.1 Diyot ile VE kap devresi Diyotlu VE kaps ekil 1.6da grlmektedir. Bu devrede her iki giri te lojik 0 oldu girite olduunda DA ve DB diyotlarnn her ikisi de do doru ynde polarlanacandan dolay F k ndan knda sadece 0.6V grlecektir. Bu potansiyel fark diyot zerinde d den VAK gerilimidir ve lojik 0 olarak deerlendirilir. Girilerden bir tanesi lojik 0, di eri lojik 1 seviyesinde old lerden dieri olduunda durum deimeyecektir. nk bu durumda diyotlardan biri iletimde, dier ise kesimdedir. letim meyecektir. dier durumundaki diyotun girii lojik 0 oldu i olduundan dolay F k bu diyot seviyesinde aseye baland iin lojik 0 seviyede olacaktr. Bu devrede her iki giri lojik 1 seviyesinde oldu olduunda, diyotlar ters ynde polarlanm olacak ve besleme gerilimi (+VCC) F k zerinde grlecektir. Bu k ise lojik 1 olarak deerlendirilmektedir. erlendirilmektedir.

ekil 1.6 Diyotlu VE kaps

1.3.5.2 Transistr ile VE kap devresi ekil 1.7deki devrede ise transistrle gerekle tirilen bir VE kap devresi grlmektedir. Bu gerekletirilen devrede girilerden her ikisi de lojik 0 oldu lerden olduunda TA ve TB transistrleri kesim durumunda olacaktr. Bunun sonucunda C1 noktasnda VCC gerilimi grlecek ve bu gerilim TF transistrn iletime geirecektir. Sonu olarak F k lojik 0 durumuna gelecektir. k Girilerin her ikisi de lojik 1 seviyesinde oldu lerin olduunda, TA ve TB transistrlerinin her ikisi de iletim durumunda olacak ve C1 noktas aseye balanm olacaktr. Bu durumda ise TF transistr kesim durumuna geecek ve F k lojik 1 seviyesine gelecektir. k

4

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-1 TEMEL KAPI DEVRELER DEVRELER

ekil 1.7 Transistrl VE kaps

1.3.6 Deil Kaps Deil (NOT) kapsnn sembol ve do ol doruluk tablosu ekil 1.8 ve Tablo 1.3de grlmektedir. Bu kap ile uygulanan lojik sinyal terslenmektedir terslenmektedir.

Tablo 1.3 Deil kaps do il doruluk tablosu GR A 0 1 ekil 1.8 Deil kaps il IKI F 1 0

Giriine uygulanan lojik 0 i ine iaretini ka lojik 1, lojik 1 iaretini ise lojik 0 olara ka aretini olarak aktarmaktadr. ekil 1.9da ise DE L kapsnn transistrle gerekle DEL gerekletirilmi devresi grlmektedir. Bu devrede giri lojik 0 uygulandnda transistr kesimde ve F k girie nda knda VCC5

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-1 TEMEL KAPI DEVRELER DEVRELER gerilimi grlecektir. Bu ise lojik 1 o olarak deerlendirilir. Girie lojik 1 verildi e verildiinde ise transistr iletime geerek F k noktas aseye balanm olur ve F knda lojik 0 seviyesi grlr. nda

ekil 1.9 Transistrl Deil kaps

1.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar Cadet Masterlab deney seti 1 adet AVO metre 2 adet 1N400X Diyot 4 adet LED Diyot 3 adet BC237 Transistr et 2 adet 33K ohm Diren 1 adet 270 ohm Diren 4 adet 1K ohm Diren 3 adet 10K ohm Diren 1 adet 56K ohm Diren 1 adet 100K ohm Diren Balant Kablolar

1.5 Deney almas 1. ekil 1.2 ve 1.4deki VEYA kap devrelerini kurarak, do ruluk tablolarn kartnz. doruluk 2. ekil 1.6 ve 1.7deki VE kap devrelerini kurarak, do ruluk tablolarn kartnz. doruluk 3. ekil 1.9daki DEL kap devresini kurarak, do L doruluk tablosunu karnz. nz. 1.6 Deney le lgili Sorular 1. Temel kap devreleri ve doruluk tablolarn kullanarak NAND, NOR, EXOR ve EXNO doruluk EXNOR kap devrelerini iziniz, doruluk tablolarn kararak al malarn anlatnz. ruluk almalarn 2. Entegre devre teknolojileri hakknda bilgi veriniz. 3. Elektronikte kullanlan pasif ve aktif elemanlar hakknda bilgi veriniz.

6

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-2 TEMEL KAPI DEVRELER KULLANILARAK LOJK 2 DEVRELER FONKSYONLARIN GEREKLE YONLARIN GEREKLETRLMES 2.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

2.2 Deneyin Amac Tmleik devre olarak retilmi kap devreleri kullanarak; indirgenmi fonksiyonlarn ik retilmi indirgenmi gerekletirilmesi.

2.3 n Bilgiler Bu deneyde lojik ifadelerin, lojik kap entegre devreleri kullanlarak gerekle gerekletirilmesi incelenecektir. Bunun iin ilk olarak verilen lojik ifadenin sadele mesi gerekme sadelemesi gerekmektedir. kinci olarak, sadeletirilen lojik ifade, entegre kap devreleri kullanlarak gerekle tirilen gerekletirilecektir. Son olarak da girilere, lojik 0 ve lojik 1 uygulanarak gerekle tirilen devrenin lojik fonksiyonu lere, gerekletirilen salayp salamad test edilecektir. rnek olarak; aadaki ifadeler zerinde gerekli sadele tirmeleri yaparak sonu ifadeleri elde daki sadeletirmeleri ediniz. a) F = A(A + B) b) F = B(A + A) c) F = AC + AC + C ) d) F = A + B + C + D e) F = (A + B)C Not: A + A = 1 olduundan F = (A + A ) B = B olur.

2.3.1 Boolean fonksiyonlarnn basitle basitletirilmesi Boolean fonksiyonlar, cebirsel yer de deitirmelerle basitletirildiinde zel kurallar gerektirdi inde gerektirdii iin eitli glklerle karla lalmaktadr. Diyagram yntemi, bu glkleri ortadan kaldrm u kaldrmtr. Diyagram yntemi nce Veitch (1952) tarafndan ne srlm srlmtr. Daha sonra Karnough tarafndan geli gelitirilmitir. Bu sebeple bu ynteme Karnough Diyagram tir. Yntemi denilmektedir. Bu yntem en fazla drt dei ikenli fonksiyonlar iin kullanl olmaktadr. Be ve daha fazla l Be deikenli fonksiyonlar iin tablo yntemi kullanlmaktadr. kenli

7

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-2 TEMEL KAPI DEVRELER KULLANILARAK LOJK 2 DEVRELER FONKSYONLARIN GEREKLE YONLARIN GEREKLETRLMES 2.3.1.1 ki deikenli karnough diyagram kenli Drt tane mintermi vardr, X ve Y gibi iki giri deikenine sahiptir. giri Tablo 2.1 ki deikenli karnough diyagram

2.3.1.2 deikenli karnough diyagram kenli Bu sistemde sekiz minterm vardr. Dolays ile diyagram karelidir. Buradaki satr ve stun sralamas ikili say sralamas gibi olmayp, Gray Kodu biimindedir.

Tablo 2.2 deikenli karnoguh diyagram

2.3.1.3 Drt deikenli karnough diyagram kenli Drt deikenli karnough diyagram a kenli aadaki ekilde grlmektedir. Drt adet ikili (binary) ekilde deiken iin on alt minterm vardr. ken Buradaki satr ve stun srlamas ikili say sralamas gibi olmayp, Gray Kodu biimindedir. gibi

8

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-2 TEMEL KAPI DEVRELER KULLANILARAK LOJK 2 DEVRELER FONKSYONLARIN GEREKLE YONLARIN GEREKLETRLMES Tablo 2.3 Drt deikenli karnough diyagram

2.3.1.4 stee bal durumlar l stee bal durumlar tmyle tamamlanmam fonksiyonlara ilikin olup, sfr (0) veya bir (1) l tamamlanmam kin olarak alnabilen artlardr. Aa artlardr. Aada bu duruma ilikin bir rnek verilmitir. tir.

F = (1,3,7) = xyz + xyz + xyBoolean fonksiyonu aadaki iste bal artlar altnda basitletiriniz. daki istee

d = (0,2,5) = xyz + xyz + xyzTablo 2.4 ste bal durumlar iin rnek karnough haritas stee l

Burada istee bal durumlardan bir tanesi 1 ve iki tanesi 0 olarak alnm l alnmtr. F iin basitletirilmi ifade F=z olarak elde edilmi edilmitir. 2.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar Cadet Masterlab deney seti 1 adet avometre 1 adet 74LS00 1 adet 74LS02 1 adet 74LS04 1 adet 74LS08 1 adet 74LS32 1 adet 270 ohm diren Balant kablolar

9

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-2 TEMEL KAPI DEVRELER KULLANILARAK LOJK 2 DEVRELER FONKSYONLARIN GEREKLE YONLARIN GEREKLETRLMES 2.5 Deney almas 1. Aadaki Boolean fonksiyonlar iin arpmlarn toplam biimindeki basitle daki basitletirilmi ifadeleri elde ediniz ve elde ettiimiz ifadeyi gerekli elemanlar kullanarak gerekle imiz gerekletiriniz. a) F(x, y, z) = (1,2,3,6,7) b) F(w , x, y, z) = (2,3,12,13,14,15) 2. NOT, AND ve OR fonksiyonlarn NAND kaplaryla gerekle gerekletiriniz. 3. NOT, AND ve OR fonksiyonlarn NOR kaplaryla gerekle gerekletiriniz. 4. F = A(B + CD) + B C fonksiyonunu NAND kaplaryla gerekle tiriniz. gerekletiriniz. 5. F = A(B + CD) + B C fonksiyonunu NOR kaplaryla gerekle gerekletiriniz. 2.6 Deney le lgili Sorular 2. F = A (BC + D ) + AC fonksiyonunu sadece NOR kaplar kullanarak gerekle gerekletiriniz. 3. F = AD + A C fonksiyonunu Boolean cebri fonksiyonlar yardmyla arpm ifadeleri olarak elde ediniz. Elde edilen fonksiyonu sadece NAND kap devreleri kullanarak gerekle gerekletiriniz. 4. F = AB C D + A B C D + A B C D fonksiyonunu Karnough kullanarak indirgeyiniz ve elde edilen fonksiyonu sadece NAND kap devreleriyle gerekle gerekletiriniz. 2.7 Katalog Bilgileri 1. F = A (BC + D ) + AC fonksiyonunu sadece NAND kaplar kullanarak gerekle gerekletiriniz.

1. 74LS00 Katalog bilgisi


10

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-2 TEMEL KAPI DEVRELER KULLANILARAK LOJK 2 DEVRELER FONKSYONLARIN GEREKLE YONLARIN GEREKLETRLMES 3. 74LS04 Katalog bilgisi 4. 74LS08 Katalog bilgisi


11

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-3 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-I 3.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

3.2 Deneyin Amac MSI lojik elemanlar yardmyla kombinasyonel lojik devrelerden IKARICI devrelerin gerekle gerekletirilerek almasnn incelenmesi. TOPLAYICI ve

3.3 n Bilgiler 3.3.1 Toplayclar Saysal bilgisayarlarn gerekle gerekletirebildikleri birok bilgi ileme ekillerinden birisi de aritmetik ekillerinden ilemlerdir. En temel aritmetik i lem, tek bitlik iki binary saynn toplanmasdr. Bu basit toplama lemlerdir. ilem, ilemi drt farkl ilemden olu lemden oluur. 0+0=0, 0+1=1, 1+0=1, 1+1=10 lk ilemde toplamn boyutu bir bit olmasna ra lemde ramen, drdnc ilemde toplayan ve toplanan lemde binary bilgiler her ikisinin de 1 olmas durumunda i lem sonucunda elde edilen toplamn boyutu ilem iki bittir. Bu durumda elde edilen sonucun en a rlkl biti elde (carry) olarak adlandrlr. arlkl ki bit bilginin toplamn gerekle tiren kombinasyonel devrelere yar toplayc (half adder, ekil oplamn gerekletiren 3.1) , bit bilginin (en arlkl iki bit ve bir nceki devreden gelen elde toplamn arlkl gerekletiren devreye de tam toplayc ( full adder), ekil 3.2 ) denir. tiren

Tablo 3.1 Yarm toplayc do doruluk tablosu GRLER A B 0 0 0 1 1 0 1 1 ekil 3.1 Yarm toplayc devresi IKILAR IKI TOPLAM ELDE 0 0 1 0 1 0 1 1

ekil 3.2den de grld gibi bir tam toplayc, iki yarm toplayc ve bir OR kapsndan olumaktadr. Tablo 3.2de tam toplayc iki adet bir bitlik bilginin toplanmasn gerekletirmektedir. Eer toplanacak bilgiler bir bitten byk olursa, bit says kadar tam er toplayc paralel olarak kullanlacaktr. ekil 2.3den de grld gibi her tam toplaycnn elde el k kendinden sonra gelen tam toplaycnn (kendinden daha a rlkl olan iki tam toplayc) arlkl elde giriine uygulanr. ekil 3.3de 4 bitlik bir paralel toplayc ematik olarak gsterilmi ekil k gsterilmitir.12

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-3 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-I

ekil 3.2 Tam toplayc devresi

Tablo 3.2 Tam toplayc devresi doruluk tablosu GRLER A B Cin 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 1 1 1 IKILAR TOPLAM ELDE 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

ekil 3.3 Drt bitlik paralel toplayc emas ekil

13

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-3 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-I 3.3.2 karclar Toplam ileminde olduu gibi karma i u ileminde de drt temel ilem bulunmaktadr. Bu lem ilemleri gerekletiren kombinasyonel devrelere yarm karc (half subtracter) denir. tiren 0-0=0, 0-1=1, (Bor=1), 1-0=1, 1 0=1, 1-1=0

ekil 3.4 Yarm karc devresi

Tablo 3.3 Yarm karc doruluk tablosu GRLER A B 0 0 0 1 1 0 1 1 IKILAR FARK BOR 0 0 1 1 1 0 0 0

kartma devreleri toplama devresine benzer. Toplayc devredeki, toplam k fark kna ve k, elde k ise bor kna benzemektedir. na

kili saylar karrken uygulanacak kurallar yukardaki tabloda aklanm kili aklanmtr. aklanm Yarm toplaycda elde k yerine yarm karc devrede bor k vardr. Yukardaki i k ilemlerden ikincisine bakldnda 0dan 1in kmayaca grlmektedir. O halde bir sonraki bitten 1 bor alnr ve 10 nda kmayaca ikili bilgisinden 1 kartlr. ekil 3.4 ve Tablo 3.3de bir yarm karc devresi ve do c doruluk tablosu verilmitir.

Bir tam karc devresi ise iki yarm karc ve bir OR kapsndan olumaktadr. Bu devre ile olumaktadr. doruluk tablosu ekil 3.5 ve Tablo 3.4de grlmektedir.

ekil 3.6da 4 bitlik tam toplayc/karc, ekil 3.7de ise toplam sonucunu BCDye evirebilen ekil de 4 bitlik toplayc devresi grlmektedir.14


ekil 3.5 Tam karc devresi

Tablo 3.4 Tam karc doruluk tablosu GRLER IKILAR A B Cin FARK BOR 0 0 0 0 0 0 1 0 1 1 1 0 0 1 0 1 1 0 0 0 0 0 1 1 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1

15


ekil 3.6 Drt bitlik tam toplayc/karc devre ekil

ekil 3.7 BCD evrimli drt bit tam toplayc

16

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-3 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-I 3.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar Cadet Masterlab deney seti 1 adet avometre 1 adet 74LS08 1 adet 74LS32 5. 1 adet 74LS86 1 adet 74LS83 2 adet 270 ohm diren Balant kablolar

3.5 Deney almas 1. ekil 3.1deki devreyi kurunuz ve al ekil almasn inceleyiniz. 2. ekil 3.2deki devreyi kurunuz ve al ekil almasn inceleyiniz. 3. ekil 3.3teki 4 bitlik paralel toplaycy 74LS83 paketi yardmyla gerekle gerekletiriniz ve 4 bitlik toplama rnekleri yapnz. ekil almasn inceleyiniz. 4. ekil 3.4deki devreyi kurunuz ve al 5. ekil 3.5deki devreyi kurunuz ve al ekil almasn inceleyiniz. 6. ekil 3.6daki devreyi kurunuz ve almasn inceleyiniz. ekil 3.6 Deney le lgili Sorular 1. ekil 3.3deki 4 bitlik paralel toplaycda tam toplayc yerine neden yarm toplayc kullanlmaz. 2. ekil 3.6daki devrenin al prensibini izah ediniz. ekil alma 3. Binary arpma ve blme ilemleri hakknda teorik bilgi veriniz. 4. Quad Full-Adder ve NAND devre paketleri kullanarak 4 bit x 3bit arpma devresi tasarlaynz. Adder 3.7 Katalog Bilgileri



17

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-4 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-II 4.1 n almas Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

4.2 Deneyin Amac MSI lojik elemanlar yardmyla kombinasyonel lojik devrelerden ENCODER ve DECODER devrelerin gerekletirilerek al tirilerek almalarnn incelenmesi.

4.3 n Bilgiler Bilindii gibi dijital sistemlerde devreler, kombinasyonel (combinational) ya da ard i ardk (sequential) devreler eklinde kurulmu olabilirler. Kombinasyonel devreler lojik kaplardan eklinde kurulmu labilirler. oluurlar ve herhangi bir andaki k urlar klar o andaki girilerinin durumlarna ba lerinin baldr. Bir kombinasyonel devrenin k giriin bir nceki durumunu etkilemez. Kombinasyonel devre, k, in Boolean fonksiyonlar yardmyla mantksal olarak tanmlanm sadece bir zel i tanmlanm ilemi yerine getiren devredir. Ardk devreler ise lojik kaplarn yan sra depolama elemanlarn (flip k (flip-flop) da kapsarlar. Buna bal olarak ard devrenin klar, depolama elemanlarnn duru l ardk lar, durumuna ve harici girilerine baldr. Bir kombinasyonel devre, giri ler ve bu giri giriler girilere bal klardan oluur. Kombinasyonel devrenin k ur. klarnda, girilerine herhangi bir anda uygulanacak bilgiye lerine gre o anda devrenin kurulu amacna uygun ekilde bilgiler elde edilecektir. ler

Bu deney almasnda kombinasyonel lojik devrelerden decoder ve encoder devreleri masnda incelenecektir.

4.3.1 Kod zc (decoders) Decoder, N giri hattndan olu oluan binary giri bilgisini 2N k hattna evirebilen kombinasyonel devredir. Decoderlar ekil 4.1de grld gibi, yap olarak N binary giri edir. giri hattn M k hattna evirdiklerinden dolay NxM ya da N M decoder olarak adlandrlrlar. N-M Burada M=2N ilikisi sz konusudur. kisi

ekil 4.1 NxM Decodern genel grn

18

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-4 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-II Genel olarak decoderlar IC paketler ierisinde 2x4, 3x8, 4x10, 4x16 eklinde dzenlenmi olarak eklinde dzenlenmi bulunurlar. ekil 4.2 ve Tablo 4.1de 2x4 decoder devresi ve doruluk tablosu grlmektedir. ablo ruluk ekil 4.2de grld gibi decoder devre A ve B girilerine ve bu girilerin kombinasyonuna lerine bal olarak drt ka sahiptir. a

ekil 4.2 2x4 Decoder devresi

Tablo 4.1 2x4 Decoder doruluk tablosu GRLER E A B 1 X X 0 0 0 0 0 1 0 1 0 0 1 1 D0 1 0 1 1 1 IKILAR D1 D2 1 1 1 1 0 1 1 0 1 1 D3 1 1 1 1 0

Girie uygulanacak bilginin her kombinasyonunda k lardan sadece birinde lojik 1 seviye e klardan grlecek, dier klar ise lojik 0 seviyeye sahip olacaklardr. ekil 4.1de grld gibi, lar grld NxM decoder devresi giri ve k hatlarndan baka bir de ENABLE giri k ka giriine sahiptir. Eer NxM decoder devresi gerekli olan ENABLE sinyaline sahip de ilse (ENABLE=0) decoder devre deilse yapmas gereken ilemi yerine getiremez ve devre pasif durumdadr. Uygun ENABLE sinyali lemi uygulandnda (ENABLE=1) decoder devre aktif durumdadr ve normal al nda alma ilemlerini yerine getirir. Ayrca ENABLE giri i birden ok decoder devrelerinin bulundu girii bulunduu dijital devrelerde, uygun bir seici lojik devre yardmyla istenilen decoderli de devrenin seilmesinde kullanlabilir. ekil 4.3de ENABLE giri li 3x8 decoder devresi ve do girili doruluk tablosu grlmektedir. Deiik kapasitelerde decoder devreleri IC paketlerinde mevcut oldu gibi (2x4, ik olduu 3x8, 4x10, 4x16) birka decoder yardmyla daha byk kapasitelerde decoder devreler kapasitelerde oluturulabilir. rnek olarak 4x16 decoder devre elde edebilmek iin 3x8 decoderlardan turulabilir. faydalanlabilir. ekil 4.4de grld gibi 4 bitlik bir binary kodun A0, A1 ve A2 hatlar her iki grld decodern x, y ve z girilerine uygula lerine uygulanr. A3, hatt ise birinci decodern ENABLE giri giriine direk olarak balanr. 4 bitlik binary kod 16 de lanr. deiik kombinasyona sahiptir. A3=0 oldu srece birinci olduu decoder aktif durumda olacak, ikinci decoder uygun ENABLE sinyaline sahip olmad olmadndan dolay pasif durumda olacaktr. A3=1 olduunda ise ikinci decoder aktif duruma geecektir. f unda19

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-4 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-II

ekil 4.3 3x8 Decoder devresi

Tablo 4.2 3x8 Decoder devresi doruluk tablosu ruluk GR LER E X Y Z 0 X X X 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 D0 D1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 D2 1 0 0 1 0 0 0 0 0 IKILAR D3 D4 D5 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 D6 1 0 0 0 0 0 0 1 0 D7 1 0 0 0 0 0 0 0 1

20

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-4 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-II

ekil 4.4 3x8 Decoder yardmyla 4x16 decoder devrenin kurulmas

4.3.2 Kodlayclar (encoders) Encoder bir decoderin tersi ilem yapan kombinasyonel bir lojik devredir. Bir encoder devre 2N lem giri hattna ve N k hattna sahiptir. k hatlarndan 2N deiken giri iin binary kodlar k ken giri retir. Giriler M ve klar N olarak adlandrld nda MxN ya da M lar adlandrldnda M-N encoder olarak tanmlanabilir.

ekil 4.5 MxN Encoderin genel grn21

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-4 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-II ekil 4.6 ve Tablo 3.3den da grlece gibi encoder devresi 8 girie ve bu girilere karlk grlecei e binary olarak retilecek kodlarn elde edilece ka sahiptir. Giri 28=256 mmkn edilecei a Girie olabilecek durum uygulanabilmesine kar karlk bunlarn sadece doruluk tablosunda grld ruluk grld gibi 8 giri deikeni giri olarak kabul edilecek ve bu girilere karlk binary kodlar retecektir. lk

Bu ilem bir anlamda decimal giri lem giriin binary forma dntrlmesi olarak da adlandrabilir trlmesi (decoder devrede ise binary giri byklnn decimal forma dntrlmesi sz konusudur). giri trlmesi ekil 4.6da grlen encoder devresi IC paketler halinde mevcut deildir. IC paketler halinde der deildir. elde edilebilecek bir encoder devresi ncelikli evrim yapan encoder (priority encoder) olarak adlandrlr.

Bunun anlam udur; encodera giri olarak uygulanan her hattn bir ncelik sras vardr. Buna udur; giri gre girilerden biri en yksek ncelikli giri (D7) ve bir dieri en dk ncelikli giri lerden giri k giritir (D0).

rnek olarak bu girilerden en yksek ncelikli giri karlk bir binary kod retecektir. Burada lerden girie lk D5 girii D2ye gre daha ncelikl giritir ve kta 101 binary kodu retilecektir. 74148 byle ncelikli ta bir encodera rnektir.

ekil 4.6 Encoder devresi

22

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-4 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-II Tablo 4.3 Encoder devresi doruluk tablosu D0 1 0 0 0 0 0 0 0 D1 0 1 0 0 0 0 0 0 D2 0 0 1 0 0 0 0 0 GRLER D3 D4 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 D5 0 0 0 0 0 1 0 0 D6 0 0 0 0 0 0 1 0 D7 0 0 0 0 0 0 0 1 IKILAR IKI X Y Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

4.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti 1 adet AVO Metre 1 adet 74138 1 adet 74139 1 adet 74148 1 adet 270 ohm diren Balant kablolar

4.5 Deney almas 1. 74138 IC paketi ile 3x8 decoder devresini kurarak al masn inceleyiniz. almasn 2. 74139 IC paketi ierisinde bulunan iki adet 2x4 decoder yardm ile 3x8 decoder devresini gerekletiriniz. altrnz. 3. 74148 IC paketi ile 8x3 encoder devresini kurup al 4.6 Deney le lgili Sorular 1. 2x4 decoder paketleri yardmyla 4x16 decoder devresini gerekle tiriniz. gerekletiriniz. 2. 3x8 decoder paketleri yardmyl 5x32 decoder devresini gerekletiriniz. yardmyla tiriniz. 3. ncelikli evrim yapan encoder veya decoder mant hakknda bilgi veriniz. mant 4. 74148 IC paketi 8x3 ncelikli evrim yapan bir encoderdr. 74148 ve lojik kaplar yardm ile 10x4 encoder devresini gerekle gerekletiriniz.

23

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-4 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-II 4.7 Katalog Bilgileri 1. 74LS138 Katalog bilgisi 2. 74LS139 Katalog bilgisi


24

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-5 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-III 5.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

5.2 Deneyin Amac MSI lojik elemanlar yardmyla kombinasyonel lojik devrelerden MULTIPLEXER ve DEMULTIPLEXER devrelerin kurulmas ve incelenmesi.

5.3 n Bilgiler Bu deney almasnda drdnc deneye ilave olarak kombinasyonel lojik devrelerden masnda multiplexer ve demultiplexer devrelerin al almalar incelenecektir.

5.3.1 oullayclar (multiplexers) oullama (multiplexing) ilemi, birden fazla bilgi biriminin daha az kanal ya da hattan ullama lemi, ileletilmesi anlamna gelir. Bir dijital o oullayc (multiplexer) giri hatlarna uygulanan binary bilgilerden sadece bir tanesini seerek tek bir k a veren kombinasyonel bir devredir. Giri ir ka Giriteki hatlardan herhangi birinin seilme i lemi ise seme hatlar (select line) yardm i kontrol edilir. ilemi ile ekil 5.1de grld gibi bir multiplexer 2N girie, N seme (select) ucu ve bir k ucuna e, ucuna N sahiptir. Bu multiplexer devresi 2 girie ve 1 ka sahip olduundan Nx1 multiplexer olarak undan adlandrlr. Genel olarak 2x1, 4x1, 8x1, 16x1 multiplexer devreleri oluturulabilir. oluturulabilir.

ekil 5.1 Multiplexer devresinin genel grnm

ekil 5.2 ve Tablo 5.1de 4x1 multiplexer devresi ve do ruluk tablosu grlmektedir. ekilde de doruluk grld gibi 4 binary bilgi giri ve bu girilerden istenilen birini semek iin 2 seme (select) girii lerden hatt mevcuttur. Seme ucuna uygulanacak seme bilgisine gre istenilen bilgi seilmi ve ka gre seilmi aktarlm olur. multiplexer devre ayrca bilgi seici (data selector) olarak da adlandrlr. oullanacak bilginin 1 bitlik de il de daha fazla olmas durumunda ayn mantktan hareket ullanacak deil ederek gerekli multiplexer devres kurulabilir. rnek olarak A4 A3 A2 A1 ve B4 B3 B2 B1 bilgi devresi bloklarnn oullanmasn ele alrsak byle bir i emi yapacak multiplexer ekil 5.3de ullanmasn ilemi

25

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-5 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-III grld gibidir. ekilde grld gibi S=0 olduunda A bilgi blou, S=1 oldu ekilde grld u, olduunda B bilgi blou seilerek ka aktarlr. Byle bir multiplexer drtl 2x1 multiplexer olarak adlandrlr. a

Tablo 5.1 4x1 Multiplexer do doruluk tablosu

S1 0 0 1 1

S0 0 1 0 1

Y I0 I1 I2 I3

ekil 5.2 4x1 Multiplexer devresi

ekil 5.3 Drtl 2x1 multiplexer26

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-5 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-III 5.3.2 Seiciler (demultiplexers) Demultiplexer devre multiplexer devrenin tersi i lem yapan kombinasyonel bir devredir. Bir ilem demultiplexer devre tek bir giri hattndan ald bilgiyi N seme (select) hattna ile uygulanan giri seme bilgisine gre 2N hattan birine iletir. ekil 5.4de grld gibi 1 giri 2N ka ve N tan girie, seme ucuna sahiptir.

ekil 5.4 Demultiplexer devresinin genel grn ekil

Genel olarak demultiplexer devreleri 1x2, 1x4, 1x8, 1x16 olarak ge gerekletirilir. ekil 5.5 ve Tablo 5.2de 1x4 demultiplexer devresi ve do ruluk tablosu grlmektedir. Bu devre doruluk ayn zamanda 2x4 decoder devresidir. Aralarnda uygulama fark udur; Decoder devrede giri udur; giriin uyguland hatlar demultiplexer devrede seici u olarak kullanlr. Decoder devredeki devrede ENABLE ucu ise demultiplexer devrede bilgi giri olarak kullanlr. girii

ekil 5.5 1x4 Demultiplexer devresi Tablo 5.2 1x4 Demultiplexer doruluk tablosu GRLER E A B 1 X X 0 0 0 0 0 1 0 1 0 0 1 1 D0 0 1 0 0 027

IKILAR D1 D2 0 0 0 0 1 0 0 1 0 0

D3 0 0 0 0 1

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-5 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-III 5.4 Deneyde Kullanlacak Cihaz ve Devre Elemanlar CADET Masterlab deney seti 1 adet 74LS151 1 adet 74LS153 1 adet 74LS155 1 adet 74LS157 1 adet 74LS04 10 adet LED 1 adet 270 ohm Diren Balant Kablolar

5.5 Deney almas 1. 74151 IC paketi ile 8x1 multiplexer devresini kurup al masn inceleyiniz. almasn 2. 74157 IC paketi ile 4 bit A ve B bilgilerini o ullaynz (drtl 2x1 multiplexer). oullaynz 3. 74LS153 ve 74LS177 IC paketleri ile 8x1 multiplexer devresini kurup al devresini almasn inceleyiniz. 4. 74155 IC paketi ile 1x4 demultiplexer devresini kurup al masn inceleyiniz. almasn 5.6 Deney le lgili Sorular 1. 2x1 MUXlar yardm ile 16x1 MUX devresini gerekle gerekletiriniz. 2. 4x1 MUXlar yardm ile 16x1 MUX devresini gerekletiriniz. 3. 4x1 DEMUXlar yardm ile 4er bitlik gruplar seebilen DEMUX devresi gerekleyiniz. 4. 5.7 Katalog Bilgileri 1. 74LS151 Katalog bilgisi 2. 74LS153 Katalog bilgisi

28

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-5 KOMBNASYONEL LOJ NASYONEL LOJK DEVRELER-III



29

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-6 ARDIIK LOJK DEVRELER K DEVRELER-I 6.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

6.2 Deneyin Amac Ardk devrelerin temeli olan FLIP-FLOP (FF) devrelerinin alma esaslarnn incelenmesi ve k ma gerekletirilmesi.

6.3 n Bilgiler nceki deneylerde kombinasyonel lojik devre elemanlarndan DECODER, ENCODER, MULTIPLEXER ve DEMULT DEMULTPLEXER devreleri incelenmiti. MSI Lojik devre elemanlar ti. elemanlarnn dier grubu ise ardk (Sequential) lojik devre elemanlardr. Bir ard k ardk devre; bir flip flip-flop grubundan ve kap devrelerini kapsayan bir kombinasyonel devreden olu oluur. Bir ard devrede ardk temel eleman flip-floplardr. nk byle bir devreden flip flop karld floplardr. flip-flop karldnda geriye kalan devre sadece bir kombinasyonel devredir. O halde; kombinasyonel bir devreyi de ard ardk devre olarak adlandrabiliriz. Bu deney almasnda ard masnda ardk lojik devrelerin temelini tekil eden FLIP kil FLIP-FLOPlar incelenecektir. Bilindii gibi flip floplar temel depolama birimleridir. Her flip i flip-floplar flip-flop bir bitlik dijital bilgiyi (0 veya 1) zerinde depolayabilir. Temel olarak drt flip flop tipi vardr. flip-flop Bunlar; RS Flip-Flop D Flip-Flop JK Flip-Flop T Flip-Flop

6.3.1 RS flip-flop ekil 6.1de grld gibi RS FFun S(set) ve R(reset) olmak zere iki giri girii ve olmak zere iki k bulunmaktadr. Q k RS FFun o andaki durumunu gsterir. E k Eer Q=1 ise FF Set edilmi, Q=0 ise FF Reset edilmi demektir. , edilmi Tablo 6.1 RS flipflop doruluk tablosu ruluk

ekil 6.1 RS flip flipflop30

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-6 ARDIIK LOJK DEVRELER K DEVRELER-I RS-FFu NAND ve NOR kaplar yardmyla iki ayr ekilde gerekle FFu letirilmesi mmkndr. ekil 6.2, Tablo 6.2, ekil 6.3 ve Tablo 6.3te bu flip flop gerekletirmeleri ve do ekil flip-flop doruluk tablolar grlmektedir. Doruluk tablolarndan da grlece i gibi NAND ve NOR kaplar ile ruluk grlecei yaplan RS-FFlar arasnda kk bir fark vardr. S ve R giri lerinin ayn oldu durumlarda, (S, FFlar girilerinin olduu R=1 ve S, R=0) NOR kaplar ile yaplan FFun k lar ile NAND kaplar ile yaplan FFun klar klarnn deiik durumlara sahip oldu ik olduuna dikkat ediniz. Burada sz edilen RS-FFlar asenkron bir al ma gstermektedir. Bunun anlam udur; FFun FFlar alma S ve R girilerine uygulanan lojik de lerine deerler deitiince klar girilere ba lere bal olarak direkt etkilenecektir. RS FF baz ilavelerle e zamanl (senkron) alr duruma getirilebilir. Yani FFun e r girilerindeki herhangi bir de lerindeki deiiklik ka hemen aktarlamaz. Aktarma i ilemi iin bir kontrol devresine ihtiya vardr. Bu durum ise RS FFa bir CLK (clock) girii ek girii eklemekle salanabilir. ekil 6.4de senkron olarak al alan CLK girili bir RS FF devresi grlmektedir. Burada CLK=0 li olduunda FFun S ve R giri girilerine ne deer verilirse verilsin ve klar girilerden etkilenmeyecektir. CLK=1 oldu olduunda FF normal almasn gsterecektir. Sonu olarak; FFun masn almas CLK giriine bamldr. mldr.

ekil 6.2 NOR Kaplaryla gerekletirilmi RS flip ekil flipflop

Tablo 6.2 NOR Kaplaryla gerekle gerekletirilmi RS flipflop doruluk tablosu ruluk

ekil 6.3 NAND Kaplaryla gerekle gerekletirilmi RS flipflop flop

31

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-6 ARDIIK LOJK DEVRELER K DEVRELER-I Tablo 6.3 NAND Kaplaryla gerekle gerekletirilmi RS flipflop doruluk tablosu ruluk

ekil 6.4 NAND Kaplaryla gerekle gerekletirilmi clk girili RS flip li flipflop

6.3.2 D flip-flop D tipi FF tek girili bir depolama birimidir. Bu giri D (data) girii olarak adlandrlr. D giri li giri i giriine uygulanan bilgi (0 veya 1) k CLK giriine uygulanan bir iaret yardm ile aktarlr. ekil 6.5 ka ve Tablo 6.4te D tipi FFun sembolik gsterilimi ve do ruluk tablosu grlmektedir. D tipi FF, doruluk RS FFa baz deiiklikler yaplarak elde edilir. Bu deiiklik sadece RS FFun giri iklikler iklik girileri arasna bir INVERTER eklenerek salanr. ekil 6.6da CLK girili bir RS FF yardmyla elde edilen D R li tipi FF grlmektedir. Tablo 6.4 D flipflop doruluk tablosu ruluk

ekil 6.5 D flipflop flop

Birbirlerinden farkl zelliklere sahip e itli D tipi FFlar mevcuttur. Bu tipler FFun CLK eitli giriine uygulanan zamanlama (clock) i aretinin alglanmasna gre; kenar tetiklenmeli (edge ine iaretinin (edgesensitive) ve seviye tetikleme (level (level-sensitive) flip-floplar olmak zere iki gruba ayrlrlar. Seviye tetiklemeli FFlar genellikle LATCH olarak adlandrlrlar. Bu iki grup FFu birbirinden ayrt etmek iin kenar tetiklemeli FFun CLK giri giriine (>) iareti konur (ekil 6.7). ekil

32

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-6 ARDIIK LOJK DEVRELER K DEVRELER-I

ekil 6.6 RS-FF yardmyla gerekletirilmi DFF ekil FF

Kenar tetiklemeli D tipi FFun almas yledir. ekil 6.8de grld grld gibi CLK iareti gelinceye kadar Q k deerini korur. Yeni gelen CLK i areti ile D deki bilgi yeniden Q iareti kna aktarlr.

ekil 6.7 a) Kenar tetiklemeli D D-FF

b) Seviye tetiklemeli DFF FF

Seviye tetiklemeli D tipi FFun (LATCH) al almas ise yledir. ekil 6.9da grld gibi ekil grld CLK iaretinin lojik 1 seviyesine getikten ve lojik 1 seviyesinde kald srece D giri aretinin kald giriindeki bilgi olduu gibi Q kna aktarlr. CLK i areti lojik 1 seviyesinden lojik 0 seviyesine geti na iareti getii anda D giriindeki en son bilgi Q k indeki kna LATCH (kilitlenmi) olacaktr. Dolaysyla CLK ) iaretinin yeniden lojik 1 olmasna kadar de aretinin deimeyecektir.

ekil 6.8 Kenar tetiklemeli D-FFun almas mas

33

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-6 ARDIIK LOJK DEVRELER K DEVRELER-I

ekil 6.9 Seviye tetiklemeli D-FF (LATCH)un al ekil FF almas

D tipi FFlarda ayrca PRESET ve CLEAR olmak zere iki ayr giri mevcuttur. Bu iki giri D giri giri tipi FFun girilerinden bamsz olarak FFun durumunu asenkron olarak etkiler. PRESET=0 msz iken Q daima set durumunda (Q=1) ve PRESET=1 iken FF normal alma zelliklerini gsterir. alma CLEAR=0 iken Q daima reset durumundadr. (Q=0) ve CLEAR=1 iken FF normal al alma zelliini devam ettirir. Yani FFun nor ini normal alabilmesi iin bu iki giriinde lojik 1 seviyesinde inde olmas gerekir. Bu iki giri kesinlikle ayn anda kullanlmamaldr. Bota al Bota almada her ikisi de lojik 1, aktif hale getirmede biri lojik 1 iken di eri lojik 0; PRESET=CLEAR=0 durumu tanm dieri gerei kesinlikle uygulanmamaldr.

6.3.3 JK flipflop

Tablo 6.5 JK flipflop doruluk tablosu ruluk

ekil 6.10 JK flip flop

Bir JK FF, be girie (J, K, CLOCK, PRESET, CLEAR) iki ka (Q ve Q) sahiptir. ekil 6.10 e a ve Tablo 6.5te JK FFun sembolik eklini ve doruluk tablosunu gstermektedir. PRESET ve ruluk CLEAR girileri D tipi FFdaki gibidir. Do ruluk tablosundan da grlece gibi JK FF, RS FFa leri Doruluk grlecei olduka benzer. Aralarndaki fark udur; RS FFun her iki giriinin lojik 1 olma durumunda inin olmas sonu belirsizdi. JK FFda ise her iki giri inde lojik 1 olmas durumunda ve CLK giri giriinde girii34

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-6 ARDIIK LOJK DEVRELER K DEVRELER-I uyarldnda Q k bulunduu son durumun tersi duruma sahip olur. Bu al bulunduu alma durumunda CLK ularna uygulanan clock darbesinin frekans ikiye blnr. Bu zelli zelliinden dolay sayc dizaynlarnda en ok kullanlan FF tipidir. 6.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti Osiloskop Frekans Jeneratr 1 adet 74LS00 1 adet 74LS02 1 adet 74LS04 1 adet 74LS74 1 adet 74LS75 1 adet 74LS76 Balant Kablolar

6.5 Deney almas 1. ekil 6.2, 6.3 ve 6.4deki devreleri kurup do ruluk tablolarn kararak al doruluk almalarn inceleyiniz. 2. ekil 6.6daki devreyi kurup, RS FF yardm ile D tipi FF gerekle tiriniz. Do gerekletiriniz. Doruluk tablosunu karnz. 3. ekil 6.7 a) ve b)deki D tipi FFlarn al malarn 7474 ve 7475 IC paketleri yardmyla almalarn inceleyiniz ve aralarndaki fark gzlemleyiniz. 4. ekil 6.10daki JK FF doruluk tablosunu 7476 IC paketi yardmyla karnz ve al ruluk ruluk almalarn inceleyiniz. 5. JK FFun J ve K girileri lojik 1 seviyesinde iken CLK giri ine 1 KHzlik kare dalga leri giriine uygulayp Q knda elde edilen dalga formunu gzleyiniz ve yorumlaynz. nda

6.6 Deney le lgili Sorular 1. ekil 6.7 a) ve b)deki FFlarn CLK giri girilerine INVERTER ilave edildi durumda NVERTER edildii almalarn ekil izerek aklaynz. ekil 2. ekil 6.10daki JK FFun Q k kn ayn zelliklere sahip dier bir JK FFun CLK giri er girii balandnda en son FFun Q k nda knda elde edilen dalga eklini izerek anlatnz. eklini 3. T tipi FF hakknda bilgi veriniz. Do ruluk tablosunu kararak hangi FFu kullanarak T tipi FF pi Doruluk elde edebileceimiz konusunda fikir yrtnz. imiz 4. Sadece NAND kaplar kullanarak S, R, CLK, PRESET ve CLEAR giri girilerine sahip RS FF devresini dizayn ediniz.

35

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-6 ARDIIK LOJK DEVRELER K DEVRELER-I 6.7 Katalog Bilgileri 1. 74LS74 Katalog bilgisi 2. 74LS75 Katalog bilgisi


36

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-7 ARDIIK LOJK DEVRELER K DEVRELER-II 7.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

7.2 Deneyin Amac Ardk lojik devrelerden olan REGISTER (Kaydedici) devrelerinin ve SHIFT REGISTER k (kaydrmal kaydedici) devrelerinin kurulmas ve al ma esaslarnn incelenmesi. alma

7.3 n alma 7.3.1 Register Ardk devrelerin bir yesi olan register; bir binary bilgiyi tutmak iin kullanlan binar k binary depolama hcreleri (flip-flop) grubundan olu an bir devre olarak tanmlanabilir. N flop) oluan N-bitlik bir register, N adet flip-floptan olu ve N-bit binary bilgiyi depolar. Bu register devresi flip floptan oluur bit flip-floplar haricinde kaplardan oluan bir kombinasyonel devreyi de bnyelerinde bulundurabilirler. Byle an bir devrede flip-floplar binary bilgiyi depolama grevini, kap devrelerinden olu floplar oluan kombinasyonel devre ise binary bilginin registern ne zaman ve nasl depolanaca depolanacan kontrol eder. MSI devre olarak elde edilebilecek birok deiik register tipi mevcuttur. En basit register ise ik yardmc kap devreleri kullanlmakszn sadece D tipi flip floplardan olu flip-floplardan oluan registerdir. ekil 7.1, D tipi flip-floptan oluan 4 bitlik basit bir registera rnektir. an

ekil 7.1 4-Bit register

Clock sinyal girii (CP) drt giri i girite bulunan bilgilerin (I4-I1) registera depolanmasn salar. Clock sinyalinin uygulanmas ile 4 lar. 4-bitlik binary bilgi 4-bit registera kaydedilmi olur ve bit kaydedilmi depolanm bilgiler registern k kndan (A4-A1) gzlenebilir. Bir register dizaynnda en nemli nokta, kullanlacak flip-floplarn tetikleme tipine (clock giri i) karar vermektir. E floplarn girii) Eer flip-floplar D tipi latchlerden seilmi ise, D giri lerindeki bilgiler CP=1 iken Q k girilerindeki klarna transfer edilecektir ve CP=1 olduu srece D giri u girilerindeki bilgiler srekli Q kna aktarlacaktr. CP=0 na olduu anda ise D giriindeki bilgiler Q k indeki knda tutulmu olacak, CP=1 oluncaya kadar byle kalacaktr. Bir baka deyile CP=0 olduktan sonra D giri ka girilerine uygulanacak bilgiler Q klarna aktarlamayacaktr. Burada sz edilen flip flop grubu clock palsnn sresine larna flip-flop duyarldr (seviye tetikleme) ve LATCH olarak anlr. CP giri i ise G eklinde isim de girii deitirir.37

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-7 ARDIIK LOJK DEVRELER K DEVRELER-II nemli bir not olarak bilinmelidir ki Clock palslarnn sresine duyarl flip palslarnn flipfloplar register dzenlemelerinde kullanlmamaldr. Di Dier bir deyile; ardk devrelerde clock palsnn gei k gei zamanna duyarl flip-floplar (kenar tetiklemeli) tercih edilmelidir. Bunun nedeni ise udur; clock floplar darbe sresine duyarl flip-floplar grubuna bir bilgiyi kaydetmek iin (sakl tutma) clock darbe floplar sresinin pozitif (dme) veya negatif (ykselme) darbe sresinin de me) deiim gsterdii an de beklemek gerekir (ekil 6.9daki seviye tetiklemeli D flip flip-floplarn almasna baknz). Bu sre masna ise bilginin kayt edilmesinde bir zaman gecikmesi meydana getirir. Bu durum kullanmda ise baz zorluklara yol aabilir. Buna kar lk, clock darbesinin sadece gei anna baml olarak karlk, alan flip-floplar (kenar tetiklemeli) zerinde depolanacak bilgi, clock palsnn bir seviyeden floplar dier seviyeye getii anda (seviye de i deime an) flip-floplar zerinde depolanaca floplar depolanacandan herhangi bir zaman gecikmesi sz konusu olmayacaktr. Bu durumda daha gvenilir bir depolama i ilemi getirilmi olacaktr.

ekil 7.2 Clock iaretlerinin zellikleri

Sonu olarak; clock palsnn gei zamanna duyarl flip-floplar grubu REGISTER, buna kar gei floplar karlk clock palsnn sresine duyarl flip floplar grubu ise LATCH olarak anlr.Bir registere yeni flip-floplar bilgiler transfer etme ilemi, register ykleme (loading) olarak adlandrlr. E lemi, Eer registera btn bilgiler ayn anda tek bir clock pals ile ykleniyorsa, register paralel olara yklenmi denir. olarak ekil 7.1deki register devresinde giri girilerdeki btn bilgiler paralel olarak CP giri ak giriine uygulanan tek bir clock pals ile yklenmektedir. Di Dier bir deyile, CP registera yeni bilgilerin le, depolanmasn kontrol eden bir ENABLE sinyali olarak tanmlanabilir. ekil 7.3deki devrede ise RS flip-floplardan oluan ve ykleme kontrol gi ine (Load Control Input) sahip 4 an giriine 4-bitlik register grlmektedir. Bu devre ekil 7.1den farkl yapdadr. Depolanmak istenen bilgiler LOAD kontrol girii ile ANDlenerek RS flip i flip-flop girilerine uygulanmaktadr. Bunun anlam ise lerine depolama ileminin LOAD kontrol giri ontrol giriine baml olmasdr. Clock darbelerinin srekli ekilde ml flipfloplara uygulanmasna kar floplara karlk LOAD kontrol girii, registern ilemlerini kontrol eden i, giri durumundadr. ekil 7.3den grld gibi iki AND kaps, bir INVERTER ve I giri grld girii yardmyla flip-flopun R ve S giri lerine uygulanacak bilgi tayin edilmi olacaktr. Eer flopun girilerine edilmi LOAD=o ise R ve S her ikisi de lojik 0 de erine sahip olacaktr ve flip deerine flip-flop durumunu deitirmeyecektir. Yani I giri tirmeyecektir. giriindeki bilgi flip-flop giriine uygulanmam olacaktr. LOAD=1 ine olduunda I giriine uygulanan bilgi; iki AND kaps ve bir INVERTERden olu ine oluan kombinasyonel devre yardmyla da flip flip-flopa depolanm olacaktr.

38

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-7 ARDIIK LOJK DEVRELER K DEVRELER-II

ekil 7.3 4 Bit register (paralel yklemeli) ekil

Clear girii ise registern zerinde depolanm olan bilgilerin silinmesini sa gistern depolanm salar. CLEAR=0 olduunda depolanm bilgiler silinir ve CLEAR=1 oldu unda register etkilenmeden normal olduunda alma zelliklerini srdrr.

7.3.2 Shift register zerindeki bilgiyi sa ya da sol do dorultuda kaydrabilen registera SHIFT REGISTER denir. Bir da shift registern yaps arka arkaya kaskad olarak ba balanm flip-floplar zincirinden olu floplar oluur. Bu yapda her flip-flopun k bir sonraki flip flopun flip-flopun giriine balanmaktadr ve btn flip lanmaktadr flipfloplarn clock girileri paralel olarak ba leri balanmtr. En basit shift register ekil 7.4de grld gibi sadece flip-floplardan olu ur. Her clock darbesi sonunda registerlardaki bilgiler bir sa floplardan oluur. saa kaydrlm olur. Kaydrma ilemi (shift operation) esnasnda shift registerda kaydrlacak bilgiler registerda seri giriten uygulanr.

39

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-7 ARDIIK LOJK DEVRELER K DEVRELER-II

ekil 7.4 En Basit Shift Register

Shift registern seri kndan her kaydrma i ndan ilemi sonunda kna aktarlacak bilgiler elde na edilmi olur. Ayrca her flip-flopun Q k flopun klar, beraberce paralel k olarak da kullanlabilir. Genel olarak shift registerlar paralel dijital bilgiyi seri dijital bilgiye, ya da seri dijital bilgiyi paralel dijital bilgiye dntrebilir. Ayrca bu evrimler esnasnda evrimin yn de seilebilir trebilir. trebilir. (74164 ve 74165 entegrelerine baknz). rnek olarak seri bilginin paralele evrilmesini 65 inceleyelim. Drt bitlik shift registerda ilk olarak 0111 dijital bilgisi depolu oldu olduu kabul edilirse, shift registere uygulanacak her clock darbesinde bir bit sa a kayacak ve 4 c saa clock darbesi sonunda ise daha nce depolanm bulunan bilginin tamam seri k depolanm ktan darya atlm olacaktr. Bu olaylar srasnda seri giri ten uygulanacak bilgiler shift registera depol giriten depolanm olacaktr (ekil 7.5). Bu esnada shift registerdaki kaydrma ileminin saa do a doru olduuna dikkat ediniz.

ekil 7.5 Shift registerda kaydrma i ileminde admlar

7.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti 1 adet 74LS164 1 adet 74LS165 1 adet 74LS174 1 adet 74LS194 1 adet 270 ohm diren Balant kablolar

40

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-7 ARDIIK LOJK DEVRELER K DEVRELER-II 7.5 Deney almas 1. 74LS174 IC paketi yardm ile 6 bitlik register kurunuz. Giri lerine rastgele bilgiler vererek bu Girilerine bilgileri kayt etmeye alnz. nz. 2. 74LS164 IC paketi yardm ile 10101010 ve 11110000 seri bilgilerini paralel bilgiye dntrnz. 3. 74Ls165 IC paketi yardm ile 10101010 ve 11110000 paralel bilgilerini seri bilgiye dntrnz. 4. 74LS194 IC paketi yardm ile herhangi bir seri bilgiyi sa a sola kaydrarak paralele eviriniz. saa 7.6 Deney le lgili Sorular 1. ekil 7.3deki register devresini D tipi flip flipfloplarla gerekletiriniz. 2. 4-bitlik bir shift registerda ykl bulunan bilgiyi seri olarak ba ka bir 4 bitlik baka 4-bitlik shift registera aktarlmak istenmektedir. Gerekli devreyi blok ema olarak dntrnz ve transfer i nz ilemlerini adm adm tablo halinde gsteriniz. 7.7 Katalog Bilgisi 1. 74LS164 Katalog bilgileri 2. 74LS165 Katalog bilgisi



41

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-8 ASENKRON SAYICILAR 8 8.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

8.2 Deneyin Amac Ardk devrelerden olan sayc devrelerin kurulmas ve alma esaslarnn incelenmesi. k ma

8.3 n Bilgiler Giriine clock palslarnn uygulanmas ile durumunu, nceden belirlenen bir sra dhilinde ine deitiren ardk devrelere sayc (counter) denir. Sayma palslar (count pulses) olarak d bilinen k da giri palslar bir clock pals retecinden sa salanabildii gibi, harici baka bir kaynaktan belirli ka zaman aralklarnda ya da rastgele (random) de sa lanabilir. Sayclar dijital lojik devreleri salanabilir. kapsayan hemen hemen her sistemde yaygn olarak grlen devrelerdir. Genel olarak; belirli bir grlen olayn ka kere olutuunun saylmasnda ve dijital sistemlerde i lemlerin kontrol edilmesi iin unun ilemlerin gerekli olan zamanlamann elde edilmesinde kullanlr.

Binary bir sray takip eden bir sayc; olarak adlandrlr ve N bitlik bir binary sayc N adet flip adlandrlr flipN floptan oluur. N bitlik bir binary sayc, binary form da 0 (sfr)dan 2 -1e kadar sayar. 3 bitlik ur. 1e bir saycnn durum diyagram ycnn ekil 8.1de grlmektedir.

ekil 8.1 bitlik binary sayc iin durum diyagram

ekilden de grld gibi, daireler saycnn alabilece i her durumu gstermektedir. Her clock alabilecei pals uygulandnda sayc nda ekilde grld gibi bir sonraki durumu alacaktr. Sayc 111 durumunda iken maksimum sayma de deerine ulam olacak ve yeni uygulanan clock pals yardm ile tekrar 000 durumuna, yani ba lang sayma durumuna gemi olacaktr. MSI balang gemi (Medium Scale Integration) sayclar genel olarak iki grupta ele alnabilirler. Bunlar; RIPPLE sayclar SENKRON sayclardr.

42

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-8 ASENKRON SAYICILAR 8 8.3.1 Ripple sayclar Bir binary ripple sayc T ya da JK flip floplarn seri olarak birbirlerine ba flip-floplarn balanmasyla gerekletirilir. ekil 8.2den de grld gibi her flip-flopun en az a grld flopun arlkl (LSB) bit iin kullanldna dikkat ediniz. ekil 8.2de 4-bitlik bir binary ripple sayc grlmektedir. Her flip na bitlik flipflopun J ve K girileri srekli olarak lojik 1 durumundadr. En az a leri arlkl bit (LSB) iin a kullanlan ilk flip-flopa clock palslar uygulanmaktadr. Di flopa Dier flip-floplar ise bir nceki flip floplar flipflopun Q k CP olarak kullanlmaktadr.

ekil 8.2 4 Bitlik binary ripple sayc

Sayma ilemi; clock palslarnn alalan kenarlaryla ya da clock palslarnn 1den 0a gei lemi; gei annda meydana gelmektedir. ekil 8.2de grlen ve asenkron sayc olarak da adlandrlabilen ekil ripple sayc 0000dan 1111e kadar sayan bir yukar saycdr (Up Counter). E Eer saycnn klar her FFun Q klar yerine Q klarndan alnm olsayd, bu sayc 1111den ba lar balayp 0000a doru sayan bir aa sayc (Down Count Counter) olacakt. Aa do sayan bir saycy doru pozitif kenar tetiklemeli FFlarla da gerekle gerekletirebilirdik. Bu durumda aa saycnn klarn a Q yerine her FFun Q klarndan almamz gerekecekti. larndan

ekil 8.3 BCD ripple sayc

Sayclar 2, 3, 4, 5, bitlik olabilecekleri gibi istenilen de erlere kadar sayabilecek ekilde de deerlere yaplabilir. rnek olarak ekil 8.3 bir BCD saycy gstermektedir. BCD sayc 0000dan ekil 1001e kadar (0-9) sayan zel bir saycdr. Bu sayc 1001 de 9) deerine ulatktan sonra tekr 0000 tktan tekrar durumuna dner.

43

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-8 ASENKRON SAYICILAR 8

ekil 8.4 Saycnn istenilen de deere kadar saydrlmas

Pratik olarak, istenilen n deere kadar sayan ve tekrar 0000 durumuna dnen bir sa ere sayc yle kurulabilir. ekil 8.4de grld grld gibi istenilen sayma deerine gelindi e gelindiinde lojik devre, saycnn tekrar 0000 durumuna dnmesini sa layan RESET sinyalini retecektir. Bu sinyalin salayan retilmesi ile ve bu sinyalin saycdaki her FFun CLEAR ularna ulamasyla her FFun k ulamasyla k lojik 0 durumuna gelecek ve ba balang sayma durumuna geilmi olacaktr. 1010a kadar sayan bir sayc iin gerekli lojik devre ekil 8.4de grlmektedir. in

8.3.2 Display etme Herhangi bir binary bilginin anlaml bir ekilde gzlenebilmesi iin 7-paral display (Seven paral segment display) olarak yedi tane LEDin ekil 8.5de grld gibi olu oluturulmas sonucunda elde edilirler.

Ortak anot (Common anode) ve ortak katot (Common cathode) olmak zere iki ayr tipi vardr. Bir bilgiyi anlaml ekilde gsterebilmek iin bu bilginin zel bir decoder yard ile displaye ekilde yardm uygulanmas gerekir (ekil 8.6).

Bu decoder; bir binary bilginin displaye nasl uygulanaca n gstermektedir. Display etme uygulanacan ilemi iin Cadet Masterlab zerinde kod zc entegre ve display ba lemi balants hazr bulunmaktadr. Bu nedenle deneyler esnasnda kod zc entegre kullanlmamaktadr. deneyler

44


ekil 8.5 7-Segmentli display yaps

ekil 8.6 Bir binary bilginin display edilmesi

8.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti 1 adet 74LS20 1 adet 74LS21 2 adet 74LS73 1 adet 74LS90 1 adet 74LS93 Balant Kablolar

45

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-8 ASENKRON SAYICILAR 8 8.5 Deney almas 1. 74LS73 IC paketleri yardmyla ripple saycy kurunuz. klarna LED ba klarna balayarak almasn gzleyiniz. 2. 74LS73 IC paketleri yardmyla kurdu kurduunuz ripple sayc desimal on drt (14) de deerine kadar sayan ve duran ripple sayc olarak dzenleyiniz. k larna LED ve DISPLAY ba klarna balayarak almasn gzleyiniz. 3. 74LS90 IC paketi yardm ile BCD ripple saycy kurunuz. klarna LED ba klarna balayarak almasn gzleyiniz. 4. Yukardaki almay saycnn k may klarn DISPLAY balayarak tekrar ediniz. layarak 5. 74LS93 IC paketi yardmyla 4 bitlik ripple saycy kurunuz. klarna LED, daha sonra klarna DISPLAY balayarak almasn inceleyiniz. masn 6. 74LS93 IC paketi yardm ile kurdu kurduunuz devreyi 0110a kadar sayan sayc olarak eyi dzenleyiniz. almasn gzleyiniz. masn 8.6 Deney le lgili Sorular 1. 3 adet BCD ripple sayc yardmyla 0dan 999a kadar sayan ve display eden devreyi gerekletiriniz. 2. ekil 8.2deki ripple saycdaki negatif kenar tetiklemeli FF yerine pozitif kenar tetiklemeli FF tetiklemeli kullanlrsa ne olur? Bu durumu inceleyiniz. 3. leriye ve geriye doru sayabilen bir sayc dizayn ediniz. ru 4. Ripple sayc yardmyla 21e kadar sayan bir sayc dizayn ediniz. 8.7 Katalog Bilgileri

1.74LS20 Katalog bilgisi


46





47

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-9 SENKRON SAYICILAR 9.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

9.2 Deneyin Amac Sayc tiplerinin incelenmesi ve senkron yapdaki sayc devrelerin kurulmas.

9.3 n Bilgiler 9.3.1 Senkron sayc Senkron sayclar ripple sayclardan ayran en nemli zellik; Clock palsnn senkron saycdaki her flip-flopa ayn anda uygulanmasdr. flopa

ekil 9.1den de grld gi senkron saycda her flip-flopun J ve K giri gibi flopun girileri srekli lojik 1 durumunda deildir. Herhangi bir flip ildir. flipflopun J ve K girilerinin lojik 1 durumuna ne zaman lerinin erieceini sayacnn sayma dzenine gre bir nceki flip ini flip-flopun Q k tayin etmektedir.

ekil 9.1 4-bitlik senkron sayc

9.3.2 Ring sayc Ring sayclar zel bir sayma tekni ine sahip sayclardr. En byk zellikleri belirli bir de tekniine deere kadar sayma ileminden sonra tekrar kendili leminden kendiliinden baa dnmesidir. Temel bir RNG SAYICI a devresi ekil 9.2de grlmektedir.

48

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-9 SENKRON SAYICILAR

ekil 9.2 Temel ring sayc yaps

Pratikte ok geni uygulama alanlarna sahip olan bu sayc yapsnda en a arlkl deere sahip olan FFnun k en az arlkl de rlkl deere sahip FFnun giriine balanarak gerekle lanarak gerekletirilir.

stenilen bir deere kadar sayan ve ba dnen bir RNG SAYICI devresi ise ekil 9.3de ere baa NG grlmektedir. Bu yapda en azndan bir FF ba balangta lojik 1 deerine set edilmi olmaldr. erine edilmi

ekil 9.3 Ring sayc ile lojik kontrol

9.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti 2 Adet 74LS74 2 Adet 74LS76 1 Adet 74LS47 1 Adet74LS04 Balant Kablolar

49

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-9 SENKRON SAYICILAR 9.5 Deney almas 1. 74LS76 IC Paketleri yardmyla 4 bitlik senkron sayc tasarlaynz. k klarna LED veya DISPLAY balayarak almasn inceleyiniz. masn 2. 74LS76 TC paketleri yardm ile kurdu umuz devreyi 0110a kadar sayan sayc olarak kurduumuz dzenleyiniz. almasn gzleyin masn gzleyiniz. 3. 74LS74 TC Paketleri yardmyla 4 bitlik ring sayc devresi kurunuz. k 4-bitlik klarna LED balayarak almasn gzleyiniz. masn 4. 74LS74 TC Paketleri yardmyla kurdu kurduunuz 4-bitlik ring saycy 0100 de bitlik deerlerinde baa dnecek ekilde yeniden dzenleyiniz. k lara LED ve display ba ekilde klara balayarak almasn gzleyiniz.

9.6 Deney le lgili Sorular 1. Senkron sayc kullanarak 1010a kadar sayan ve sayma i lemini 1010da durduran bir sayc ilemini devreyi gerekletiriniz. 2. Senkron sayc kullanarak 1100a kadar sayan ve sa sayma ilemi sonunda tekrar ba dnen bir lemi baa sayc devreyi gerekletiriniz. tiriniz. 3. Senkron sayc kullanarak desimal on iki (12), yirmi drt (24), altm (60) de altm deerlerine kadar sayan sayc devrelerini dizayn ediniz. 4. 0 ile 24 Saatleri arasn gsterebilecek bir s devresi dizayn ediniz. saat 5. 1 KHzlik bir frekans jeneratrnden 1 Hzlik bir frekans elde edebilecek devreyi tasarlaynz. 9.7 Katalog Bilgileri 1. 74LS47 Katalog bilgisi

50

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-10 ARTMETK VE LOJ LEM BRM (ALU) K LOJK 10.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n al masnda alma raporu olarak hazrlaynz.

10.2 Deneyin Amac Mikroilemci (microprocessor) ve Mikrokontroler (microcontroller) sistemlerinin temel yapta lemci yapta olan Aritmetik Lojik lem Biriminin tannmas ve al masnn incelenmesi. lem almasnn

10.3 n Bilgiler 10.3.1 Aritmetik lojik ilem birimine giri lem giri Bilindii gibi kontrol sistemlerinde yaplan i i iler temel olarak denetleme esasna dayanmaktadr. Denetleme ilemleri ise temel aritmetik ve lojik i lemler gerektirir. Temel olarak sadece aritmetik lemleri ilemler ve lojik ilemleri gerekletirmek amac ile tasarlanan devrelere Aritmetik Lojik lem Birimi tirmek tirmek (ALU) denilmektedir.

ilem birimi 10.3.2 74LS181 Aritmetik lojik i 74LS181 IC entegresi yksek hzl, 4 bit paralel i lem kabiliyetine sahip mstakil bir ALU ilem devresidir. 16 lojik ilem fonksiyonunu ve iki de kenli 15 aritmetik i lem deikenli ilem fonksiyonunu gerekletirebilmektedir. ek 10.1de 74LS181in bacak balantlar ve Tablo 10.1de ekil lantlar 74LS181in alma tablosu grlmektedir. ma

ekil 10.1 74LS181 ALU blok diyagram ve bacak tanmlamalar

51

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-10 ARTMETK VE LOJ LEM BRM (ALU) K LOJK

Tablo 10.1 74LS181 ALU alma tablosu

Elemann A0-A3 ve B0-B3 bacaklar giri ilem (operant) bacaklardr (lojik 0da aktif) S0-S3 giri lem (toplam drt adet) bacaklar ilem seme bacaklardr. M baca ise IC elemann al baca alma modunu semede kullanlr (M=lojik 1 ise IC LOJ LEV M=0 ise IC ARTMET LEM modlarn LOJK TMETK ifade eder). 4 adet seme baca bulunmas nedeniyle devrenin 24=16 de de baca deiik ilem kabiliyeti bulunmaktadr.

F0-F3 bacaklar ise k bacaklar olup, i lem sonucu bu bacaklardan grlebilmektedir (lojik ilem 0da aktif) Cn baca elde giri baca olup sadece aritmetik ilemler srasnda i giri lemler ileme tabi tutulmaktadr. Lojik ilemler srasnda nemi yoktur. A ve B bilgilerinin e lemler eitlii durumunda (A=B) on drt numaral bacak lojik 1 de erini alarak, A ve B bilgilerinin denkli deerini denkliini ifade eder.

10.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar 1 adet Protoboard 1 adet AVO Metre 1 adet 74LS181 10 adet LED Diyot 1 adet 270 ohm Diren Balant kablolar

52

Elektrik Elektronik Mhendisli Blm Mhendislii Lojik Devre Laboratuar DENEY-10 ARTMETK VE LOJ LEM BRM (ALU) K LOJK 10.5 Deney almas 1. Databooktan 74LS181 IC paketi ile ilgili bilgilere bakarak temel ALU devresi kurunuz. Devre zerinde deiik deerler iin LOJ ve ARTMATK ilemler yapnz. erler LOJK 2. Binary ilem aritmetii kurallar dikkate alarak (bire komplement, ikiye komplement gibi) i toplama, kartma rnekleri yapnz. 10.6 Deney le lgili Sorular 1. ALU devresiyle, Mikrocontroler ve Mikroi Mikroilemci devreleri karlatrarak yorum yapnz. trarak Kullanm ama ve yerleri hakknda bilgi veriniz. 2. ALU devresi ile kontrol edilebilecek bir kontrol sistemi tasarlaynz (Hayali bir problem retiniz). Alternatif olabilecek sistemleri tart lecek tartnz.

53

lojik lab deney foyu

Documents