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01/21/09 アイウェーブ・ジャパン株式会社 1

iWW--SDIOSDIOホストコントローラホストコントローラ

プレゼンテーションプレゼンテーション

プレゼンテーションへようこそ

アイウェーブ・ジャパン株式会社

菅野　治

[email protected] 2007-2009

プレゼンテーションへようこそ


菅野　治



目　次

SDIOホストコントローラの仕様

ブロック図

FPGA ブロック

タイミング波形

検証用プラットフォーム

デバイスの用途

アプリケーション

納品物

テクニカル　サポート


ＳＤＩＯのホストコントローラの仕様

SDIO ver. 2.0, SD ver．2.0, MMC ver．4.2, CE-ATA ver．1.1

SD, MMC及びSDIOの 1bit/4bit/SPI モード

MMC 及び CE-ATAの 8-bit モード

MMC ストリームモードを最大ストリーム長 4096 bytes,

最小ストリーム長 10 bytesでサポート

CE-ATAの最大ブロック長 4096 bytesをサポート


2個のBlock RAMを用いて設計した16-bit X 512の送信データFIFOと受信データFIFO

SDIOインターフェイス, サスペンド/レジューム動作及び

　 SDIOリードウエイトオペレーションをサポート

レスポンス受信用バッファ

コマンドインデックス及びアーギュメント用コマンドバッファ

レスポンス及びデータのタイムアウトモニタリング



SD/SDIO/MMCのカード検出・取り出しのモニター

SD/MMC/SDIO/CE-ATA動作で要求される各種のクロック

周波数をサポート。動作周波数はレジスタで指定可能。

コマンド及びデータのトランザクションについてCRC 生成 /

チェックをサポート

SD/SDIO/MMC/CE-ATA コミュニケーション　プロトコールを

用いて1つのCE-ATA 、 SDIO 、 SD または MMC カードを

サポート



システム全般

汎用のプロセッサ

iWaveSD/SDIO/MMC/CE-ATAホストコントローラ

SD/SDIO/MMC/CE‐ATA


詳細説明

Host Interface

Clock Module

Data Rx FIFO

Data Tx FIFO

Data Path FSM

Command Tx Rx

Register Block

Data Tx Rx

Command Path FSM

Command Shifter

CRC gen/Checker

Data Shifter CRC gen/Checker

Command Path Command bus

Clock bus

Data busData Path

SDInterface

CPU bus


詳細説明

ホスト　インターフェイス

インターフェイスの動きをCPUクロックに合わせる

ライト及びリードサイクルは、チップセレクト、ライトイネーブル

及びリードイネーブル信号で生成する

アドレス入力がデコードされ対応するレジスタ又はFIFOのリード/ライト

を行う

カードのクロックを制御する


詳細説明

コマンド　パス

コマンド送信/受信、コマンドステートマシン及び7-bit CRC生成/チェッカから構成されるすべてのコマンド送信及びレスポンス受信を行う

データ　パス

すべてのデータ送信及びレスポンス受信を行うデータ送信/受信、データステートマシン及び16-bit CRC

　生成/チェッカから構成される


CPU　インターフェイス波形

cpu_addr_i[7:0]

cpu_data_io[15:0]

cpu_cs_n_i

cpu_we_n_i

cpu_re_n_i

addr

data

Single write

cpu_addr_i[7:0]

cpu_data_io[15:0]

addr

data

cpu_cs_n_i

cpu_re_n_i

cpu_we_n_i Single read


addr

data1 data2

cpu_addr_i[7:0]

cpu_data_io[15:0]

cpu_cs_n_i

cpu_we_n_i

cpu_re_n_i

addr

data1 data2

cpu_addr_i[7:0]

cpu_data_io[15:0]

cpu_cs_n_i

cpu_re_n_i

cpu_we_n_i

Burst write

Burst read

CPU　インターフェイス波形


SDIO　インターフェイス波形

Command Write

SD_CLK_I

SD_CMD_IO

SD_DAT_IO[3:0]

SD_CLK_I

SD_CMD_IO

SD_DAT_IO[3:0]

Response read


Data Write 1-bit mode (Data Transfer)

sd_clk_o

sd_cmd_io

sdmmc_dat_io[0]

sdmmc_dat_io[7:1]

SDIO　インターフェイス波形


詳細説明

SD_CMD_IO

SD_DAT_IO[0]

SD_DAT_IO[1]

SD_DAT_IO[2]

SD_DAT_IO[3]

SD_CLK_I



詳細説明


sd_clk_o

sd_cmd_io

sdmmc_dat_io[0]

sdmmc_dat_io[1]

sdmmc_dat_io[2]

sdmmc_dat_io[3]

sdmmc_dat_io[4]

sdmmc_dat_io[5]

sdmmc_dat_io[6]

sdmmc_dat_io[7]


検証用プラットフォーム

　　　全体構成 SD/SDIO/MMC カード/スロット

　　　裏面


使用デバイスの概要

Xilinx

Family Device Slices BRAM GCLK I/O DCM/DLL Fmax/MHz

Spartan-3E XC3S500E-4 CP132962 2 4 39 1 61.06

Actel

Family Device Tiles RAM I/O PLL Fmax/MHz

ProASIC3 A3P250-STD PQ208 4598 4 39 1 50


アプリケーション

ハンドヘルド機器のメモリーコントローラとしてのアプリケーション

　　　・　パーソナルディジタル端末（PDA)

　　　・　ディジタルカメラまたはビデオカメラ

　　　・　オーディオまたはビデオプレーヤー

SOC 設計におけるSDIO カードとのインターフェイス

　　　・　Bluetooth

　　　・　GPS

　　　・　PHS


納品物

　ユーザーマニュアル

　設計ドキュメント/テクニカルスペック

　対象をするデバイスのネットリスト

　ユーザー規制ファイル

　テスト環境と暗号化コード

　テストプラン

　RTLベリログ生成コード

　時間限定のネットリスト

標準

オプション


テクニカルサポート

・　納入物に対するテクニカルサポート及び保障期間についてはご相談

　によって決定します。

・　テクニカルサポート

　　　　・　ｅ－ｍａｉｌまたは電話による応対

　　　　・　要望によりオンサイトサポート

・　カスタマイズサービス

　　　　・　コアと周辺回路との最適化

　　　　・　対象とするハードウェア／システムの再設計と検証

　　　　・　ボード、ＦＰＧA、組み込みソフトのカスタマイズ


ありがとうございました


菅野　治



菅野　治


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