UNIVERSIDAD TÉCNICA DE MACHALA 
Unidad Académica de Ciencias Químicas y de la Salud Carrera de Enermería
 Primer semestre “B”
PROCESADORES INTEGRANTES:
Danny Erick Garay Vargas. Tannia Carmelina Vásque Aguilar. Gisella !i"e#$ Villac%s &ngel. 'elling#(n )($n Vinces *ur#a+(.
DOCENTE:
Arquitectura de Buses.
En Arquitectura de computadores, el bus es un Sistema digital que transfiere datos
entre los componentes de un Ordenador o entre ordenadores. Está formado por 
cables o pistas en un Circuito impreso", dispositivos como Resistor y Condensador 
elctrico además de Circuitos integrados.
En los primeros computadores electr!nicos, todos los buses eran de tipo paralelo,
 
el circuito impreso, en los cuales cada conductor tiene una funci!n fi$a y la cone%i!n es sencilla requiriendo
&nicamente puertos de entrada y de salida para cada dispositivo.
'a tendencia en los &ltimos a(os es el uso de buses seriales como el )S*, Custom +ireire -a&n no redactado
para comunicaciones con perifricos y el reempla/o de buses paralelos para conectar toda clase de dispositivos,
incluyendo el 0icroprocesador con el Cipset en la propia placa base. Son cone%iones con l!gica comple$a que
requieren en algunos casos gran poder de c!mputo en los propios dispositivos, pero que poseen grandes venta$as
frente al bus paralelo que es menos inteligente.
E%isten diversas especificaciones de bus que definen un con$unto de caracter#sticas mecánicas como conectores,
cables y tar$etas, además de protocolos elctricos y de se(ales.
Funcionamiento.
'a funci!n del *us es la de permitir la cone%i!n l!gica entre distintos subsistemas de un sistema digital, enviando
datos entre dispositivos de distintos !rdenes1 desde dentro de los mismos circuitos integrados, asta equipos
digitales completos que forman parte de supercomputadoras. 'a mayor#a de los buses están basados en
conductores metálicos por los cuales se trasmiten se(ales elctricas que son enviadas y recibidas con la ayuda de
integrados que poseen una interfa/ del bus dado y se encargan de mane$ar las se(ales y entregarlas como datos
&tiles. 'as se(ales digitales que se trasmiten son de datos, de direcciones o se(ales de control.
'os buses definen su capacidad de acuerdo a la frecuencia má%ima de env#o y al anco de los datos. 2or lo
general estos valores son inversamente proporcionales1 si se tiene una alta frecuencia, el anco de datos debe ser 
peque(o. Esto se debe a que la interferencia entre las se(ales -crosstal3 y la dificultad de Sesgo de relo$, crecen
con la frecuencia, de manera que un bus con pocas se(ales es menos susceptible a esos problemas y puede
funcionar a alta velocidad.
4odos los buses de computador tienen funciones especiales como las 5nterrupciones y las 60A que permiten que
un dispositivo perifrico acceda a una C2) o a la memoria usando el m#nimo de recursos.
HyperTransport (HT).
4ambin conocido como 'igtning 6ata 4ransport -'64 es una tecnolog#a de comunicaciones bidireccional, que
funciona tanto en serie como en paralelo, y que ofrece un gran anco de banda en cone%iones punto a punto de
ba$a 'atencia. Se public! el 7 de abril de 7889.
Esta tecnolog#a se aplica en la comunicaci!n entre cips de un Circuito integrado ofreciendo un enlace -! *us
-5nformática avan/ado de alta velocidad y alto desempe(o: es una cone%i!n universal que está dise(ada para
reducir el n&mero de *us -5nformática dentro de un sistema, suministrando un enlace de alto rendimiento a las
aplicaciones incorporadas y facilitando sistemas de 0ultiprocesamiento altamente escalables.
 
Front-side bus.
El front;side bus, tambin conocido por su Acr!nimo +S* -del 5dioma ingls literalmente "bus de la parte frontal",
es el tipo de *us -informática usado como bus principal en algunos de los 0icroprocesador de la marca 5ntel para
comunicarse con el Circuito integrado au%iliar.
Ese bus incluye se(ales de datos, direcciones y control, as# como se(ales de relo$ que sincroni/an su
funcionamiento. En los nuevos procesadores de 5ntel y ace tiempo en los de Advanced 0icro 6evices se usan
otros tipos de buses como el 5ntel <uic32at 5nterconnect y el =yper4ransport respectivamente.
Primera Generación.
'os primeros computadores ten#an 7 sistemas de buses, uno para la memoria y
otro para los demás dispositivos. 'a C2) ten#a que acceder a dos sistemas con
instrucciones para cada uno, protocolos y sincroni/aciones diferentes. 'a empresa
6EC not! que el uso de dos buses no era necesario si se combinaban las
direcciones de memoria con los de los perifricos en un solo espacio de memoria
-E>S mapeada en memoria, de manera que la arquitectura se simplificaba
aorrando costos de fabricaci!n en equipos fabricados en masa, como eran los
primeros 0inicomputador.
'os primeros 0icrocomputador se basaban en la cone%i!n de varias tar$etas de circuito impreso a un bus
*ac3plane pasivo que serv#a de e$e al sistema. En ese bus se conectaba la tar$eta de C2) que reali/a las
funciones de árbitro de las comunicaciones con las demás tar$etas de dispositivo conectadas: las tar$etas inclu#an
la memoria, controladoras de dis3ette y disco, adaptadores de v#deo. 'a C2) escrib#a o le#a los datos apuntando a
la direcci!n que tuviera el dispositivo buscado en el espacio &nico de direcciones aciendo que la informaci!n
fluyera a travs del bus principal. Entre las implementaciones más conocidas, están los buses *us S;988 y el *us
5SA usados en varios microcomputadores de los ?8@s y 8@s. En ambos, el bus era simplemente una e%tensi!n del
bus del procesador de manera que funcionaba a la misma frecuencia. 2or e$emplo en los sistemas con procesador 
5ntel 87B el bus 5SA ten#a B u 0=/ de frecuencia dependiendo del procesador.
Segunda generación.
El eco de que el bus fuera pasivo y que usara la C2) como control, representaba varios problemas para la
ampliaci!n y moderni/aci!n de cualquier sistema con esa arquitectura. Además que la C 2) utili/aba una parte
considerable de su potencia en controlar el bus.
 
6esde que los procesadores empe/aron a funcionar con frecuencias más altas, se i/o necesario $erarqui/ar los
buses de acuerdo a su frecuencia1 se cre! el concepto de bus de sistema -cone%i!n entre el procesador y la RA0
y de buses de e%pansi!n, aciendo necesario el uso de un Circuito integrado au%iliar para conectar todo tipo de
computadoras no se utili/a el circuito integrado.El bus 5SA utili/ado como *ac3plane en el 2C 5*0 original pas! de
ser un bus de sistema a uno de e%pansi!n, de$ando su arbitra$e a un integrado del cipset e implementando un bus
a una frecuencia más alta para conectar la memoria con el procesador.
En cambio, el bus ubus era independiente desde su creaci!n, ten#a un controlador propio y presentaba una
interfa/ estandar al resto del sistema, permitiendo su inclusi!n en diferentes arquitecturas. +ue usado en diversos
equipos, incluyendo algunos de Apple y se caracteri/aba por tener un anco de D7 bits y algunas capacidades 2lug
and 2lay -autoconfiguraci!n, que lo ac#an muy versátil y adelantado a su tiempo. Entre otros e$emplos de estos
buses aut!nomos, están el A2 y el bus 2C5.
Tercera generación.
'os buses de tercera generaci!n se caracteri/an por tener cone%iones punto a punto, a diferencia de los buses
arriba nombrados en los que se comparten se(ales de relo$, y otras partes del bus. Esto se logra reduciendo
fuertemente el n&mero de cone%iones que presenta cada dispositivo usando interfaces seriales. Entonces cada
dispositivo puede negociar las caracter#sticas de enlace al inicio de la cone%i!n y en algunos casos de manera
dinámica, al igual que sucede en las redes de comunicaciones. Entre los e$emplos más notables, están los buses
2C5;E%press, el 5nfiniband y el =yper4ransport.
Tipos de Bus.
 
=ay diferencias en el desempe(o y asta ace unos a(os se
consideraba que el uso apropiado depend#a de la longitud f#sica
de la cone%i!n1 para cortas distancias el bus paralelo, para largas
el serial.
Bus paraeo! Es un bus en el cual los datos son enviados por bytes al mismo tiempo, con la ayuda de varias
l#neas que tienen funciones fi$as. 'a cantidad de datos enviada es bastante grande con una frecuencia moderada y
es igual al anco de los datos por la frecuencia de funcionamiento. En los computadores a sido usado de manera
intensiva, desde el bus del procesador, los buses de discos du ros, tar$etas de e%pansi!n y de v#deo, asta las
impresoras.
El +ront Side *us de los procesadores 5ntel es un bus de este tipo y como cualquier bus presenta unas f unciones
en l#neas dedicadas1 F 'as '#neas de 6irecci!n son las encargadas de indicar la posici!n de memoria o el
dispositivo con el que se desea establecer comunicaci!n. F 'as '#neas de Control son las encargadas de enviar 
se(ales de arbitra$e entre los dispositivos.
Entre las más importantes están las l#neas de interrupci!n, 60A y los indicadores de estado. F 'as '#neas de 6atos
trasmiten los bits, de manera que por lo general un bus tiene un anco que es potencia de 7.)n bus paralelo tiene
cone%iones f#sicas comple$as, pero la l!gica es sencilla, que lo ace &til en sistemas con poco poder de c!mputo.
En los primeros microcomputadores, el bus era simplemente la e%tensi!n del bus del procesador y los demás
integrados "escucan" las l#neas de direcciones, en espera de recibir instrucciones. En el 2C 5*0 original, el
dise(o del bus fue determinante a la ora de elegir un procesador con 5>O de bits -5ntel 8, sobre uno de 9B -el
8B, porque era posible usar ardare dise(ado para otros procesadores, abaratando el producto.
Bus seria! En este los datos son enviados, bit a bit y se reconstruyen por medio de registros o rutinas de softare.
Está formado por pocos conductores y su anco de banda depende de la frecuencia. Es usado desde ace menos
de 98 a(os en buses para discos duros, tar$etas de e%pansi!n y para el bus del procesador.
"ua-#ore.
5ntel i/o un 6ual Core con el modelo 2entium;6 -su primer 6ual Core, que eran básicamente 7 2entium G dentro
del mismo encapsulado de cerámica, aunque no en el mismo encapsulado de silicio, por lo que tienen que unirse
por +ront Side *us. 0ás tarde, 5ntel remodelar#a con Core 6uo y despus con Core 7 6uo. uevamente, 5ntel
 
#ómo est$ dise%ado.
E%isten dos duvanes idnticos en un mismo salon integrado o cip, traba$ando a
la misma velocidad, aunque pudiendo a$ustarse cada una seg&n la carga y
controlador que lo gobierne. 2or defecto, si no se le indica ba$o un 3ernel de
)5H>'inu% o no se le instalan controladores ba$o Iindos, traba$an al má%imo rendimiento. En el caso de 'inu%,
el demonio AC256 puede a$ustar automáticamente la tasa de la C2) para ba$ar el consumo>calor generado, pero
esto puede desabilitarse tanto por un nuevo 3ernel como por el uso de cpufreq;select. En el caso de otros
sistemas )5H, como *S6, la tasa lo a$usta automáticamente el demonio poerd.
'a aparici!n del doble n&cleo redu$o la velocidad punta en cada uno de ellos, -por e$emplo, un n&cleo sencillo de
D=/ fue reempla/ado por un n&cleo dual de 7,7=/ %7, pero esta reducci!n podr#a no verse afectada
directamente en el rendimiento, ya que depende del tipo de n&cleo de C2) que tenga instalado, as# como el nivel
de cac y velocidad de +S*. 4ambin importa, como se comenta en el siguiente punto, si la aplicaci!n soporta el
traba$o con$unto -en paralelo con varias C2) y si el sistema operativo reparte bien la faena. 0ás adelante, la
frecuencia de relo$ fue aumentando, asta sobrepasar los D=/ por n&cleo.
6esde sus inicios con Opteron, A06 ya dise(! los n&cleos para poder ampliarlos, sin que los cips de silicio estn
separados y, por lo tanto, para que traba$en con$untamente a la velocidad del procesador. Este es un punto a favor 
de A06, ya que siempre a creado n&cleos unidos, cosa que la competencia tuvo que desarrollar rápidamente.
'a siguiente etapa en la evoluci!n de las C2) para equipos domsticos se conoce como <uad Core o n&cleo
cuádruple, unidades centrales de proceso con cuatro n&cleos interconectados, aunque A06 posee una versi!n en
su gama 2enom de D n&cleos, más econ!mico que el de G. J, para variar, poco a poco van sacando procesadores
con más n&cleos. A06 en estas fecas ya comerciali/a procesadores -Opteron, para servidores de B y 97
n&cleos, y se plantea para el 7897 procesadores con 9B n&cleos.
#arga.
'as C2) de doble n&cleo, dependiendo del sistema operativo que los gobierne, reparten la carga de transacciones
aumentando la velocidad de proceso y el rendimiento. 4ambin y seg&n la aplicaci!n, pueden traba$ar ambos
n&cleos -o los que tenga un procesador para desarrollar cálculos paralelamente, ya que se trata de un cl&ster de
n&cleos -vase1 2K0, 025. A diferencia de la tecnolog#a =yper4reading, que no es más que una simulaci!n de
dos n&cleos virtuales sobre uno real, 6ual Core son dos n&cleos reales.
&nte #ore i'.
 
Core iD es una l#nea de microprocesadores 5ntel de gama ba$a fabricados a D7
nm, los primeros se empe/aron a comerciali/ar a principios de 7898.
Tecnooga.
El ? de enero de 7898, 5ntel lan/! el primer procesador Core iD19 son procesadores de doble n&cleo con
procesador gráfico integrado, la 2), denominada 5ntel =6 que funciona a ?DD 0=/. 2oseen G 0i* de cac de
nivel 7, y controlador de memoria para 66RD asta 9,DD =/. 'a funci!n 4urbo *oost no está abilitada, pero la
tecnolog#a =yper;4reading se encuentra activada.
ombre en clave 0odelo>s &cleos Cac nivel D L!calo 462 E>S *us
Clar3dale Core iD;M%% 7
G 0i* 'A 99MB ?D I 6irect 0edia 5nterface,
2) integrada Arrandale Core iD;D%%0 D 0i* N2A; DM I
&nte #ore i.
Core iM es una marca utili/ada por 5ntel para varios microprocesadores, los primeros se
introdu$eron a finales de 788. Se coloca entre los básicos Core iD y Core 7 y los de gama
alta Core i? y Heon.
Cores.
El de septiembre de 788, 5ntel lan/! el primer procesador Core iM1 El Core iM ?M8, que es un procesador de 7,BB
=/ 'ynnfield cuádruple n&cleo con tecnolog#a =yper;4reading desactivada. 'os Core iM 'ynnfield tienen una
cac 'D de 0i*, un bus 605 funcionando a 7,M 4>S y soporte para memoria en doble canal 66RD;
88>98BB>9DDD. 'os mismos procesadores con diferentes con$untos de caracter#sticas -frecuencias de relo$ de la
tecnolog#a =yper;4reading y otras activadas se venden como Core i? %% y Heon DG88, que no debe confundirse
con la de gama alta series Core i?;%% y Heon DM88 que son los procesadores basados en *loomfield.
 
'os procesadores Core iM;M%%% m!viles se denominan Arrandale y están basados en los Iestmere de D7 nm,
versi!n reducida de la microarquitectura ealem. 'os procesadores Arrandale tienen capacidad de gráficos
integrados, pero s!lo dos n&cleos de procesador. +ueron puestos en el mercado en enero de 7898, $unto con los
Core i?;B%% y Core iD;D%% basados en el mismo cip. 'a cac 'D en Core iM;M%% se reduce a D 0i*, mientras que
el Core iM;B%% utili/a el cac completo y el Core iD D%% no soporta la tecnolog#a  4urbo *oost. Clar3dale, la versi!n
de escritorio de Arrandale, se vende como Core iM;B%%, $unto con los Core iD y 2entium relacionados. Cuenta con la
tecnolog#a =yper;4reading abilitada y los G 0i* completos de cac 'D.
&nte #ore i*. 5ntel Core i? es una familia de procesadores G n&cleos de la
arquitectura 5ntel %B;BG, lan/ados al comercio en 788. 'os Core i? son los primeros
procesadores que usan la microarquitectura ealem de 5ntel y es el sucesor de la
familia 5ntel Core 7. El identificador Core i? se aplica a la familia inicial de procesadores con
el nombre clave *loomfield. El pseud!nimo Core i? no tiene un significado concreto, pero
contin&a con el uso de la etiqueta Core. Estos procesadores, primero ensamblados en  Costa Rica, fueron
comerciali/ados el 9? de noviembre de 788, y actualmente es manufacturado en las plantas de fabricaci!n que
posee 5ntel en Ari/ona, uevo 0%ico y Oreg!n.
#aractersticas de #ore i*.
ealem representa el cambio de arquitectura más grande en la familia de procesadores 5ntel %B desde
el 2entium 2ro en 9M. 'a arquitectura ealem tiene mucas nuevas caracter#sticas. 'a primera representa un
cambio significativo desde el Core 71
• +S* es reempla/ado por la interfa/ <uic32at en i? -soc3et 9DBB, y sustituido a su ve/ en i?, iM e iD
-soc3et 99MB por el 605 eliminando el ort*rige e implementando puertos 2C5 E%press -9B l#neas en
total directamente, debido a que es más comple$o y caro. 'as placas base deben utili/ar un cipset que
soporte <uic32at. 6e momento solo está disponible para placas base de Asroc3, Asus, 6+5, EKA,
iga*yte, 5ntel, 0S5 y H+H.
• El controlador de memoria se encuentra integrado en el mismo procesador.
• 0emoria de tres canales -anco de datos de 97 bits1 cada canal puede soportar una o dos memorias
6500 66RD. 'as placa base compatibles con Core i? tienen cuatro -DP9 o seis ranuras 6500 en lugar de
dos o cuatro, y las 6500 deben ser instaladas en grupos de tres, no dos.
• Soporte para 66RD &nicamente.
• 4urbo *oost1 2ermite a los distintos n&cleos acelerarse "inteligentemente" por s# mismos cada 9DD  0=/ por 
encima de su velocidad oficial, mientras que los requerimientos trmicos y elctricos de la C2) no
sobrepasen los predeterminados.
• 6ispositivo Single;die1 'os cuatro n&cleos, el controlador de memoria, y la  cac se encuentran dentro del
mismo encapsulado.
 
• =yper4reading  reimplementado. Cada uno de los cuatro n&cleos puede procesar dos tareas
simultáneamente, por tanto el procesador aparece como oco C2) desde el sistema operativo. Esta
caracter#stica estaba presente en la antigua microarquitectura  etburst introducida en los 2entium G =4.
• Solo una interfa/ <uic32at1 o concebida para placas base  multiprocesador .
• 4ecnolog#a de proceso de GM nm o D7 nm.
• ?D9 millones de transistores -9.9?8 millones en el Core i? 8%, con B n&cleos y 97 0i* de memoria cac.
• Sofisticada administraci!n de energ#a, puede colocar un n&cleo no utili/ado en modo sin energ#a.
• Capacidad de overcloc3ing muy elevada -se puede acelerar sin problemas asta los G;G,9 =/.
"es+enta,as.
• El Core i?, o por lo menos, las placas base para el Core i? comerciali/adas a partir del 77 de
noviembre de 788, no son compatibles con ECC -Error cec3ing and correction de memoria. Algunos
e%pertos, como por e$emplo, 6aniel *arrios, recomiendan que sistemas sin soporte ECC no se usen para la
computaci!n cient#fica, y en general tampoco a menos que al usuario no le importen los errores en los
datos cr#ticos.
• El Core i? presenta un consumo má%imo de 9B8I, con el consiguiente problema trmico y e%igencia de
potencia en la fuente de alimentaci!n -aunque tiene un 462 de 9D8I. Como desventa$a adicional, resulta
más dif#cil llevar este rendimiento a los ordenadores portátiles, enfrentándose as# a &nicamente 7 o D oras
de bater#a.
Procesadores.
• 'as velocidades de relo$ listadas aqu# son en modo normal. 'a velocidad en un solo n&cleo puede ser 
incrementada asta G88 0=/ cuando los otros están desactivados.
• El multiplicador del microprocesador aumenta automáticamente cuando las condiciones lo permiten, en los
i? 78 pasa de 78 a 79, si está abilitado el modo turbo.
• El BM HE tiene multiplicadores separados para la memoria y los n&cleos.
• 'as velocidades de memoria de 66RD;7888 son posibles, pero no soportadas por  5ntel.
• Se an informado de velocidades de relo$ de asta unos G =/, pero a&n no están soportadas por 
5ntel.
• El procesador tiene un 4ermal 6esign 2oer  de 9D8 I y se ralenti/ará a s# mismo si es e%cedido. Esta
caracter#stica puede ser desabilitada.
• 'os modelos Core i? 78, G8 y BM E%treme, que aparecieron en el mercado el mes de noviembre del
788 en lotes de 9.888 unidades con unos precios de 7G, MB7 y d!lares respectivamente
endimiento.
Se a utili/ado un Core i? G8 a 7,D=/ en un bencmar3 en D60ar3 Kantage dando una puntuaci!n de C2) de
9?.BB El Core i? 78 a 7,BB=/ da una puntuaci!n de 9B.7G. En la anterior generaci!n de procesadores Core,
un Core 7 <uad <GM8 a 7,BB=/, se obtiene una puntuaci!n de 99.9D9.
 Anand4ec a probado el 5ntel <uic32at 5nterconnect  -versi!n de G, 4>s y encontr! que el anco de banda de
copia usando triple;cannel 98BB 0=/ 66RD era de 97,8 *>s. )n sistema Core 7 <uad a D,8 =/ usando dual;
cannel 66RD a 98BB 0=/ logra B, *>s. 'a tcnica del overcloc3ing será posible con la serie 88 y una placa
base equipada con el cipset HM. En octubre de 788, surgieron informes de que no será posible utili/ar el
"rendimiento" 6500 66RD que requieren volta$es superiores a 9,BMK porque el controlador de memoria integrado
en el n&cleo i? podr#a da(arse. Algunas pruebas, sin embargo, an demostrado que el l#mite de volta$e no es
aplicado, como en una placa 0S5, y los fabricantes pueden escoger enla/ar el volta$e de la C2) a la memoria o no.
=acia el final de ese mes, los vendedores de memoria de alto desempe(o an anunciado 3its de memoria 66RD
9,BMK con velocidades de asta 7 =/.
 Algunos vie$os art#culos an sugerido que el dise(o del i? no es ideal para el desempe(o en $uegos. En un test
eco en ardare filtrado, un Core i? G8 comparado a un <H??8 mostraba que el Core i? es más lento que el
Jor3field ciclo a ciclo en 7 $uegos mientras que fue más rápido en otros dos. 'a diferencia en todos los casos es
peque(a.  Sin embargo, pruebas más recientes ecas en todas las velocidades del ardare oficial con
controladores finales y revisiones de *5OS muestran que el Core i? m#nimamente vence al Jor3field ciclo a ciclo de
relo$, y en mucos casos lo e%cede en un promedio del 9?Q.
En una prueba del  Super 25 9 0 monotarea, un Core i? 78 corriendo a 7,BB / finali/! la prueba en 9M,DB
segundos, mientras que un <H??8 -D,7 / la finali/! en 9G,G7 segundos,  entonces el Core i? a e$ecutado
 
El Core i? posee tres canales de memoria, y la velocidad de los mismos puede ser escogida configurando el
multiplicador de memoria. Sin embargo, en antiguos bencmar3s, cuando la velocidad es establecida más allá del
umbral -9DDD para un BMHE el procesador solo accederá a dos canales de memoria simultáneamente. )n BMHE
tiene me$or procesamiento de memoria con D m!dulos 66RD;9DDD que con D 66RD;9B88, y 7 m!dulos 66RD;
9B88 tienen casi el mismo rendimiento que D 66RD;9B88.
2uesto que el Core i? es un procesador de cuatro n&cleos, la tecnolog#a =yper4reading no produce ninguna
me$ora en la e$ecuci!n de cargas de traba$o con menos de cinco tareas simultáneas cuando todos los n&cleos
están encendidos, y algunas aplicaciones sufren una ba$ada en el rendimiento cuando =yper4reading está
activado. Esta tecnolog#a ofrece su me$or rendimiento cuando la carga de traba$o es de oco o más tareas
simultáneas.
ttp1>>.monografias.com>traba$os9?>arquitectura;computadoras>arquitectura;computadoras.stml