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Méthodologie de conception des circuits intégrés VLSI - 3. Méthodologie de conception 1/02/10
Olivier Sentieys
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III Méthodologie de conception
1. Classification des C.I. 1 Circuits Customs, Prédiffusés, Précaractérisés, FPGA 2 Critères de choix
2. Spécification d'un ASIC 1 Nature de la spécification d'un ASIC 2 Spécification détaillée 3 Plan méthodologique type de réalisation
3. Démarche de conception 1 Méthodologies ascendante et descendante 2 Cas de la conception de circuit
4. Outils de CAO 1 Evolution des outils 2 Simulation 3 Placement et routage 4 Synthèse logique
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III.1. Classification des CI • Compromis entre : flexibilité, coût, temps de
développement, prototypage, fondeurs, outils
Custom
Standard Cells Compiled Cells Ma cro Cells
Cell-based
Pre-diffused (Gate Arrays)
Pre-wired (FPGA's)
Array-based
Semicustom
Digital Circuit Implementation Approaches
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Circuits custom • Transistors taillés sur mesure
• Avantages : optimisation densité, performance, consommation
• Inconvénients : prix très élevé, temps de développement (6/17 trans./jour), pas de re-engineering
• UTILISATION : processeurs, domaine spatial, mémoires, modules performants.
(Exemple DEC Alpha : semi-custom excepté pour les unités arithmétiques)
Pentium II (1998) Data 32 bits,7.5 M Transistors, 300 MHz, 3.3V, 0.35µ, 43W, 2 cm2
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ROM
Additionneur
dff
nand
Registre
FIFO
Blocs compilés ROM, RAM multiplieur DataPath
Bibliothèque de cellules élémentaires définies au niveau physique portes logiques bascules, latches buffers, mux, décodeurs Full Adder/Substracter Pad, compteurs, level shifter... + CAN, CNA, PLA, UART, µP
hauteur fixe ex. 43µ pour techno. 1µ
largeur variable ex. NAND : 14.2µ DFF : 73,6µ
plots Vcc/Vdd pour mise en série connecteurs d'E/S de la cellule
- paramétrables - génériques
description mono-bit de la cellule puis extension par compilation ou juxtaposition sur N bits
(Standard Cells, Précaractérisés, Cell based) Plots (pads)
Circuits à base de cellules
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Standard Cells (suite)
• Exemple de cellule : NAND 3 entrées
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Canaux de routage des interconnexions : métal 1 : métal 2
Logic Cell Feedthrough Cell
Compiled
Module
(RAM, operator, datapath...)
Hauteur des cellules fixe
Standard Cells (suite) • Avantages
– Conception hiérarchique de modules réutilisables – Réduction du temps de conception, coûts moindres – Perte de place pour les connexions entre modules irréguliers. – Challenge : placement routage – Réutilisation des cellules : bibliothèques riches
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Standard Cells
Circuit FIR16 1995
ES2 1µ 24 sqmm
ROM
Mulitplieur
RAM
UC
Interface UT
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Circuits prédiffusés
Zones des cellules
Pad d’E/S
Les fonctions sont réalisées par métallisation Les fonctions sont réalisées par contacts puis par métallisation
Canal de routage
Non-Caractérisée 4-input NOR
VDD
GND
polysilicon
metal
possiblecontact
In1 In2 In3 In4
OutNMOS
PMOS
Metal
Polysilicon
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Circuits prédiffusés (suite)
Exemple d’implémentation d’une fonction logique
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Circuits prédiffusés (suite) Procédé de fabrication des circuits prédiffusés
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161 Gate Array µe marin
Circuits prédifusés (suite)
• Avantage : coût et temps de conception – Wafers près à l’emploi, où il ne reste que les connexions à définir.
• Inconvénient : densité d’intégration plus faible – Transistors non utilisés – Limitée par les possibilités d’intégration – Sea of Gates : meilleure intégration. (~100% pour une RAM, <75%
autrement)
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PLD: Programmable Logic Devices
Bloc logique
Bloc logique
Bloc entrée sortie
Bloc entrée sortie
Bloc
entrée
sortie
Bloc
entrée
sortie
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Matrice
de
connexion
L’architecture typique d’un CPLD se présente comme un ensemble de fonctions de type PAL interconnectées à l’aide d’une matrice
CPLD: Complex PLD
PLD: Programmable Logic Devices
PLA
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EPLD (Altera)
Macrocell
Courtesy Altera Corp.
Primary inputs
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FPGA : Field-Programmable Gate Arrays
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc logique
Bloc entrée sortie
Bloc entrée sortie
Bloc
entrée
sortie
Bloc
entrée
sortie
Canaux de routage Connexions programmables
Les FPGAs comprennent de nombreux modules logiques
Les interconnexions entre les modules logiques ne sont pas
centralisées (réseau d’interconnexion)
Deux familles de FPGA :
FPGA de type SRAM (reprogrammable)
FPGA de type antifusible (non reprogrammable)
Exemples :
Altera : Stratix, Cyclone Xilinx : Virtex, Spartan
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CLB CLB
CLBCLB
switching matrixHorizontalroutingchannel
Vertical routing channel
Interconnect point
Field-Programmable Gate Arrays
RAM-based
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RAM-based FPGA
Basic Cell (CLB)
RQ1D
CE
RQ2D
CE
FG
FG
F
G
RD in
Clock
CE
F
G
AB/Q1/Q2C/Q1/Q2
D
AB/Q1/Q2C/Q1/Q2
D
E
Combinationa l logic Sto ra ge eleme nts
Any function of up to 4 variables
Any function of up to 4 variables
Courtesy of Xilinx
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RAM-based FPGA
Xilinx XC4025
Xilinx Virtex
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III.2. Critères de choix
Densité d’intégration
Performances
Complexité CAO
Temps de développement
Généricité
"
"
"
"
Full Custom
"
"
"
"
"
Standard Cell
"
"
Pré-diffusé
~
Programmable
"~
"
"~
"
Coût par circuit " " ~ "
" ~
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Structure des coûts
• Comparaison entre frais fixes (NRE: Non Recurring Expenses) et réduction potentielle des coûts unitaires (PU) lors de la phase de production
Rendement Technologique : ρ = (1+N0.S)-n N0 : Densité de défauts par niveau de masque S : Surface unitaire d’une puce n : Nombre de masques du circuit Stot : Surface disponible et utilisable du wafer
Prix de revient = Prix du wafer / (Nombre de pièces • Rendement) = Prix du wafer • (1+N0.S)n • (S / Stot)
Pr = Constante • S • (1+n.N0.S) Si N0.S << 1
Pr
S
170
Frais fixes (NRE)
• Coût de prototype et de fabrication des masques (NRE) – Masques – Fabrication de Silicium : coût du circuit; éventuellement frais pour P&R et DRC;
options de tests, de rendement et de précision analogique – Conseil en conception ou sous traitance – Logiciel de conception (10-100k€ plus la maintenance) éventuellement en
location-vente. Logiciel polyvalent (Mentor Graphics, Cadence, Synopsys) ou logiciel fabricant (e.g. Xilinx, Altera).
– Matériel pour la conception (PC windows/linux, SUN). Dépend fortement du logiciel de CAO et des tâches à effectuer (saisie de schéma, simulations logiques ou électriques, simulations de fautes, P&R).
– Frais de re-conception ????
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Coût d’un circuit
• Coût de production (PU) – Fonction de la taille de la puce, de la durée de vie du produit et du
nombre de puces produites chaque année. – Attention si le circuit est de grande dimension le rendement (nb CI testés
OK sur wafer / nb de CI total) général sera réduit.
. Etudier le cout réel du circuit : PU réel = NRE / (nb CI par an * Durée de vie) + PU
FPGA GA SC FC
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
50000
100000
150000
Coû
t (€
)
Volume (en milliers)
172
0
20
40
60
80
100
120
140
160
FPGA GA SC FC
Coûtdéveloppement
Tempsdéveloppement
Risque
Surface Final
Coût par puce
Possibilités d’optimisation de la consommation
Comparaison Relative
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Pourquoi un FPGA ?
• Si les vitesses nécessaires à l’application sont compatibles avec les technologies FPGA (~100Mhz)
• Pour prototyper • Parce que les fonctions ne sont pas bien définies,
elles sont amenées à évoluer (dans une moindre mesure bien sur)
• Pour une intégration de glue sur les cartes – Rapidité de design – Coût dans le cas de faibles quantités = prototype
174
FPGA vs ASICs masqués • FPGA
– Ils sont largement utilisés dans les PME-PMI – Pour de petits volumes, les FPGA ont d'énormes avantages (pas de frais
fixes NRE) – Ils offrent un prototypage rapide, car ils permettent la vérification du
système complet – 40% des ASIC conçus ont moins de 10,000 portes – 60% des ASIC conçus ont moins de 20,000 portes
• Caractéristiques fonctionnelles – Ils sont rapidement reprogrammables (10-100ms -> 10µs) – Leur capacité progresse rapidement avec le niveau de l'intégration – Actuellement (environ)
FPGA : 4 Millions de portes à 300-MHz Taux de remplissage ~80%
EPLD : 250,000 portes à 200-MHz
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III Méthodologie de conception
1. Classification des C.I. 1 Circuits Customs, Prédiffusés, Précaractérisés, FPGA 2 Critères de choix
2. Spécification d'un ASIC 1 Nature de la spécification d'un ASIC 2 Spécification détaillée 3 Plan méthodologique type de réalisation
3. Démarche de conception 1 Méthodologies ascendante et descendante 2 Cas de la conception de circuit
4. Outils de CAO 1 Evolution des outils 2 Simulation 3 Placement et routage 4 Synthèse logique
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Spécification d'un ASIC
ASIC ?
Le terme spécification regroupe toutes les informations qui caractérisent de l'extérieur le composant à réaliser. Les “spéc” sont indépendantes de l'utilisation qui est faite du circuit. Elles ont pour but de décrire ce que doit faire le composant (le QUOI) et pas du tout comment il le fait (le COMMENT).
• Fonctionnelle, Opératoire, Technologique • Sous forme papier ou informatique
-> Vérification des spécifications
III.2
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Nature de la spécification d'un circuit • Spécifications fonctionnelles
Description des fonctions que doit assurer le circuit (ou le bloc) » Equation logique, Table de vérité, Chronogramme, Table de transition (équation d'état) » Diagramme état/transition, Grafcet (divergence/convergence ET/OU) » Statechart (extension du diagramme d'état au parallélisme) » Réseau de Petri (comportement temporel) » Diagramme des activités (diagramme flots de données et flots de contrôle : Statamate de iLogix) » Modèle mathématique, signal, commande » Description algorithmique
• Spécifications opératoires Manière dont une fonction doit opérer, conditions et domaines de fonctionnement
» Renseignements sur les grandeurs ou données utilisées dans les spécifications fonctionnelles » (type, domaine de définition, précision) » Informations pour guider les concepteurs dans le choix des solutions à mettre en œuvre » (expériences précédentes dans l'entreprise ou ailleurs) » Test à opérer sur le circuit
• Spécifications technologiques Renseignements en rapport avec la réalisation matérielle
» Définition électrique des E/S (DC, type de driver,...) » Performances / contraintes » Spéc. de réalisation (taille, coût, technologie, type de boîtier,...) » Contraintes de l'environnement » Qualité de test (AQL)
III.2.1
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Spécification détaillée d'un ASIC
Une spécification détaillée (ASIC Detailed Design Specification) d'ASIC est un document écrit qui regroupe
– La spécification de la définition – La notice descriptive de fonctionnement
Elle doit fournir toutes les informations utiles aux concepteurs des cartes utilisatrices, ainsi qu'aux concepteurs de logiciels.
III.2.2
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Plan type de spécification détaillée
1 Introduction – Rappelle l'utilisation du circuit sur la carte – Rôle principal et fonctions
2 Environnement du circuit – Présentation générale de l'environnement du circuit sur la carte
3 Organisation générale du circuit – Interfaces externes – Présentation générale des fonctions
Synoptique générale du circuit faisant apparaître les blocs fonctionnels Description des liaisons inter-blocs
4 Fonctions réalisées – Description détaillée des fonctions réalisées par le circuit :
fonctions d'entrées-sorties fonction d'initialisation fonctions pour le test du composant fonctions pour le test en sortie de fabrication des cartes utilisant le circuit etc.
180
Plan type ••• (suite) 5 Caractéristiques matérielles
– Interface physique » Packaging » Brochage. Description des signaux d'E/S et des alimentations » Technologie des E/S
– Chronogramme et Timings » Chronogrammes théoriques associés aux diverses fonctions » Timings à respecter
– Caractéristiques électriques » Limites électriques, conditions transitoires et opérationnelles » Caractéristiques statiques et dynamiques des E/S (alimentations, tension, courant, capacités
de charge, Slew Rate Control,...) » Découplage d'alimentation à prévoir sur la carte
6 Interface Logiciel
– Synthèse des informations relatives à l'interface matériel/logiciel – Description des registres et compteurs accessibles et de leur mode d'accès – L'utilisateur logiciel doit pouvoir se limiter à ce paragraphe pour le
développement des logiciels
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Spécification de réalisation But de la spécification de réalisation est :
– Dans la phase de conception des blocs, de préciser aux concepteurs les directives de réalisation
– De décrire l'architecture interne et de fournir une description détaillée de chacun des blocs constituant l'ASIC
Ce document est nécessaire pour les ASICs dont la complexité nécessite plusieurs concepteurs. En fin de conception, la spécification fait l'objet d'une mise à jour.
Plan type • Présentation générale de la découpe en blocs
– Diagramme général du circuit découpé – Interfaces inter-blocs ou avec l'extérieur
» Les bus et liaisons de contrôle principaux » La distribution d'horloge interne » Les cycles d'échanges entre blocs
– Pour chaque bloc : » Une description succincte de la fonction réalisée » Une estimation de la complexité » Les mémoires, macrocellules nécessaires (capacité, temps de cycle, simple/multi port...) » La fréquence moyenne de fonctionnement et le taux d'activité
III.2.3
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Plan type ••• (suite)
• Les Contraintes de réalisation – Boîtier : type de montage sur carte (soudé, support) – Nombre et type d'E/S – Fréquence aux accès – Contraintes principales de timing – Bilan des mémoires et/ou macrocellules nécessaires – Technologie (CMOS, bipolaire, ECL,...) – Type de "Matrice" et référence fondeur du circuit
• Description détaillée des interfaces inter-blocs – Fonctions et chronogrammes de chaque bus ou liaison de contrôle
interne
• Description détaillée de chaque bloc – Fonctions réalisées – Accès E/S – Structure interne du bloc – Complexité du bloc (nombre de portes)
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Un travail d'équipe avant tout
• Complexité croissante des ASIC et délais de + en + courts -> équipe de plusieurs personnes pour un même CI
• Découpe précise du travail • Distribution des tâches
• Front End, Back End, Verification • Méthode de travail • Gestion informatique
• Une personne : Une fonction • Chaque fonction communique avec d'autres • Réunions fréquentes pour préciser les
interfaces et les échanges de données
184
Découpe du circuit en blocs fonctionnels • Cahier des charges :
-> Recensement des fonctions à implanter dans l'ASIC -> Regroupement en blocs fonctionnels -> Définir l'ordre des traitements à appliquer aux
données -> Synoptique global du circuit
• Organisation du circuit : Que fait ce bloc ? Quelle est la place la plus adaptée pour lui dans la chaîne de traitement des données ? Quel est le format des données qu'il reçoit ? Quel est le format des données qu'il transmet ?
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III Méthodologie de conception
1. Classification des C.I. 1 Circuits Customs, Prédiffusés, Précaractérisés, FPGA 2 Critères de choix
2. Spécification d'un ASIC 1 Nature de la spécification d'un ASIC 2 Spécification détaillée 3 Plan méthodologique type de réalisation
3. Démarche de conception 1 Méthodologies ascendante et descendante 2 Cas de la conception de circuit
4. Outils de CAO 1 Evolution des outils 2 Simulation 3 Placement et routage 4 Synthèse logique
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Le problème clef du design
• Fossé croissant entre la complexité des systèmes et la productivité des concepteurs de circuits
10.000.000
1.000.000
100.000
10.000
1.000
100
10
1
1981
1983
1985
1987
1989
1991
1993
1995
1997
1999
2001
2003
2005
2007
2009
100.000.000
10.000.000
1.000.000
100.000
10.000
1000
100
10
Potential Design Complexity and Designer Productivity
Log
ic T
rans
isto
r pe
r C
hip
Source sematech 97
Tr/chip 58%
Comp. Productivity 21%
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Conception d’un système
• La conception d'un circuit ou d'un système consiste à passer d'un cahier des charges à une réalisation.
• On distingue quatre grands niveaux de conception
• Niveau Spécification (ou système) : définition du problème
• Niveau Architectural : agencement général de la réalisation
• Niveau Logique ou logiciel : conception détaillée • Niveau Physique : réalisation physique
III.3
188
Démarche de conception
Placement/Routage
Conception Architecturale
Conception Logique
Silicium
Spécifications Top-Down Design Bottom-Up Design
Démarche Descendante
Raffinement de chaque constituant
Démarche Ascendante
Abstraction sur un ensemble de constituants
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SUM :=
A1+B1
Alg
orith
me
Circ
uit
Flot : de l’algorithme au circuit Niveau Architectural Niveau Algorithme
ou Comportemental Niveau Logique ou porte
Register Transfer Level (RTL) Gate Level
Niveau Physique Layout Niveau Transistors Circuit Level
192
Parallèle Informatique
Niveau d'abstraction
Conception C.I. – Layout – Schéma portes logiques
– RTL – Algorithme
– Système
Informatique – Code binaire – Assembleur
– Langages liés à la machine – Langages indt. de la machine
– Spécification système
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Boucles de Verification
Document de spécification
Synthèse Logique
Synthèse Physique
Fabrication / Programmation
Test
Conception Architecturale
Simulation Verification
Simulateur Logique
Simulateur Electrique
Simulateur Comportemental
Vérifications des Spécifications
Modèle Logique
Paramètres Electriques
Modèle Comportemental
Modèle logique complété par rétro-annotation
Génération des vecteurs de test
Stimuli
Vecteurs de Test
Corrections Modèle Architectural
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III Méthodologie de conception
1. Classification des C.I. 1 Circuits Customs, Prédiffusés, Précaractérisés, FPGA 2 Critères de choix
2. Spécification d'un ASIC 1 Nature de la spécification d'un ASIC 2 Spécification détaillée 3 Plan méthodologique type de réalisation
3. Démarche de conception 1 Méthodologies ascendante et descendante 2 Cas de la conception de circuit
4. Outils de CAO 1 Evolution des outils 2 Simulation 3 Placement et routage 4 Synthèse logique
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Outils de CAO de CI VLSI
Actuellement : • Recherche
– Synthèse système – Preuve formelle
• Disponible – Synthèse architecturale
• Outils du commerce – Synthèse logique et RTL – CAO (saisie de schéma,
simulation, P&R,...)
Par jour un ingénieur - écrit 10 lignes de code corrects - dessine 10 portes corrects - place 10 cellules corrects
40 60 70
30 50 2
40
10
1979
1985
1990
1997
30 2
2
2
30
Person-Month for 20k Gates
Simulation Schematic Entry
Hierarchy Generator
Placement & Routing
Logic-Level Synthesis
High-Level Synthesis
III.4
196
Simulation du circuit • Comportement du circuit une fois réalisé • Simulation logique
– Simulateurs VHDL/Verilog : ModelSim, VSS, … – Modes minimum, nominal, maximum
• Simulation électrique – SPICE, ...
• Vérifications temporelles et électriques
SIMULATION
Méthodes et moyens pour obtenir les vecteurs de test
Résultats
Déroulement temporel Erreurs
Interprétation des résultats
Modèle du Circuit Description
Conditions de fonctionnement Paramètres du modèle
III.4.2
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Placement et Routage
Compteur/Décompteur 4 bits avec enable
III.4.3 Standard Cells
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Placement du compteur
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Routage du compteur
200
Synthèse logique : le challenge III.4.4
• La problématique – A gain d'intégration => gain de productivité en conception – A accroissement de complexité => gain en sécurité – A demande forte du marché => rapidité de prototypage
• Les origines de la synthèse : une rencontre – Techniques de base connues depuis longtemps – Définition de langages pour la description de systèmes matériels
(VHDL, Verilog, …)
=> La conception devient modélisation
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Synthèse logique
library IEEE; use IEEE.STD_LOGIC_1164.ALL;
entity compteur is port ( reset, clk, load, up : in Std_Logic; val : in Std_Logic_Vector(3 downto 0); count : buffer Std_Logic_Vector(3 downto 0) ); end compteur;
architecture comportementale of compteur is begin synchrone : process(reset,clk) begin if reset='1' then count <= "0000";
elsif clk'event and clk='1' then if load = '1' then
count <= val; elsif up = '1' then
count <= count + "0001"; else
count <= count - "0001"; end if; end if;
end process; end comportementale ;
202
Cycle de conception avec HDL
Optimisation: • allocation de ressources • mapping
Validation par Simulation - capacités estimées - capacités réelles (retro-annotation )
ModélisationVHDL
Validation par Simulation
Constraintes de Synthèse (vitesse, surface, …)
layout
Routage
Netlist EDIF
netlist VHDL
Processus de
Synthèse
Validation Finale
Modelisation en vue de la
Synthèse
Validation par Simulation - capacités estimées - capacités réelles (retro-annotation )
Validation par simulation (logique, RC, électrique)
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203
Outils de CAO
Simulateur VHDL : ModelSim
Simulateur VHDL : VSS
Nouvelle version : SIrocco
Simulateur VHDL : NCSim Affirma
outils commerciaux de simulation VHDL
outils commerciaux de synthèse logique Leader historique :
Design Compiler
Outil de synthèse : Leonardo Spectrum
Outil de synthèse : Synplify