ibis-ami を使用した fpga での serdes チャネルシミュレーショ...

WP382 (v1.0) 2010 年 12 月 9 日 japan.xilinx.com 1

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IBIS-AMI (IBIS Algorithmic Modeling Interface) は、高

速チャネルの高速かつ高精度な統計シミュレーション

および時間領域シミュレーション用に開発されました。

標準の IBIS によるシグナルインテグリティ解析と同等

の速度と使い勝手のよさを維持しつつ、高度な通信解析

手法を追加したものが IBIS-AMI です。

IBIS-ATM (IBIS Advanced Technology Modeling) タス

クグループに参加しているザイリンクスは、業界大手の

顧客企業や EDA ベンダーと協力して SerDes チャネル

シミュレーション用の IBIS-AMI モデルを提供してい

ます。

ホワイトペーパー : Virtex-6 FPGA ファミリ

WP382 (v1.0) 2010 年 12 月 9 日

IBIS-AMI を使用した FPGA での SerDes チャネルシミュレーション

著者 : Romi Mayder

http://japan.xilinx.com

2 japan.xilinx.com WP382 (v1.0) 2010 年 12 月 9 日

概要

概要

ここ数年で FPGA の高速インターフェイスは最大 1.6Gb/s の高速 LVDS から PCIe® や XAUI に代表

される最大 3.125Gb/s のシリアルインターフェイスへと高速化が進み、今日の最大周波数は 11Gb/s に

も達しています。

こうした高速シリアルリンクをシステムデザインに採用するのは容易ではありません。一定のチャネ

ル長で動作速度が向上すると信号品質が低下し、レシーバーの入力ピンで信号のアイパターンが狭くな

ることがあります。従来のシグナルインテグリティ解析手法では、このようなシステムのシミュレー

ションや解析に十分に対応できません。標準トランジスタレベルの HSPICE シミュレーションや、レ

シーバーのアイマスクテンプレートを使用するという方法では不十分です。最新の通信システム解析

には、マイクロ波設計手法およびビット誤り率 (BER) 解析が必要となっています。

SerDes シミュレーションに求められる要件シリアルチャネルが最初に普及し、ギガビットイーサネット Base-X や SGMII の登場によってデータ

レートが 1.25Gb/s に達した頃までのシグナルインテグリティシミュレーションは標準的な手法で行わ

れていました。一般的に、まず HSPICE のトランスミッターおよびレシーバーモデルと損失のある伝送

ラインパラメーターを使用して時間領域シミュレーションを実行し、レシーバー入力部のアイダイア

グラムを生成します。次に、その結果をアイマスク要件と比較します。シミュレーションによって得ら

れたアイパターンの振幅およびジッターがアイ開口仕様の範囲内であれば、所定の BER 特性 (通常は

10-12 以上) が得られます。この方法はデータレートが低い間は通用していましたが、動作速度が

2.5Gb/s から 28Gb/s へと急速に上昇するにつれ、さまざまな問題に直面するようになりました。通常レ

ベルの損失を伴うインターコネクトでデータレートが 5Gb/s に近づくと、レシーバー側でイコライゼー

ションを行えば信号を回復できるとは言え、レシーバー入力部でのアイ開口がほとんどなくなることが

ありますす。また、デザイン上の BER 目標値も従来の 10-12 から 10-15、あるいは 10-17 へと一層厳し

くなっています。

シミュレーションの目標SerDes チャネルのシミュレーションでは、チャネルのパフォーマンスを短時間で正確に評価して最適化

することが最終的な目標です。これにより、マージン解析を行ってデザインの堅牢さ高めたり、デザイ

ンインプリメンテーションを検証することが可能になります。デザイン上のトレードオフもさまざまな

可能性を検討できるようになります。たとえば、どのコネクターがパフォーマンス要件を満たしている

か、ビアなどのボード構造物がどのような影響を与えるか、トレースの損失バジェットはどの程度必要

か、といった点を確認できます。

IBIS-AMI が登場する以前は、シリアルリンクのシミュレーションに関してシステム設計者は次のよう

な大きな制約に直面していました。

• 従来の SPICE ベースの解析は時間がかかる上、リンクの動作マージンを正確に予測するために必

要な数百万ビット規模のシミュレーションに対応できない

• オープンソースの統計解析ツールは数百万ビット規模のシミュレーションにも対応できるが、特定

の半導体ベンダーのデバイスを正確にモデル化できない

• 半導体ベンダー独自のツールは各社の SerDes デバイスを正確にモデル化でき、数百万ビット規模

のシミュレーションにも対応できるが、リンクの両端で異なる半導体ベンダーのデバイスを使用す

る場合には対応できない

当初、多くの SerDes ベンダーからそれぞれ独自のシミュレーション環境が提供されました。これらのシ

ミュレーターの多くは MATLAB® をベースにしており、マトリックスや通信のモデル化には適してい

ます。しかし、これらのシミュレーション環境は SerDes ベンダーごとに独自のもので、異なる環境間の

相互運用性がありませんでした。こうした独自規格のツールの利用はリンク両端の SerDes デバイスが

同じサプライヤーの製品の場合に限られ、デバイスやシミュレーターモデルの相互運用性が要求される

場合には使用できないという問題がありました。


IBIS-AMI (IBIS Algorithmic Modeling Interface)


また、チャネルの動作をシミュレーションで十分に特性評価するということ自体の難しさもあります。

たとえばシンボル間干渉 (ISI) や確定的ジッター (DJ) などの影響を把握するには数百万ビット規模のシ

ミュレーションが必要です。従来の SPICE ベースの時間領域シミュレーションでこれだけのシミュ

レーションをこなすには非常に長い時間が必要となるため、統計解析のような総当たり方式の時間領域

シミュレーションとは別の手法が必要となります。

オープンソースの統計解析ツールには高性能な解析が可能なものもありますが、ベンダー固有の SerDesパラメーターをモデル化できないという問題があります。

SerDes リンクの基礎一般に、シリアルリンクは差動信号方式を採用しており、高性能なアナログドライバーと、レシーバー

入力部の制御された終端ネットワークで構成されます。アナログドライバーとレシーバーが適切に設計

されていれば、アナログネットワーク (ドライバー出力、インターコネクト、レシーバー入力) は、イ

コライゼーション回路やクロックリカバリ回路のモデル化から切り離して解析できます。つまり、最初

にアナログ回路をインパルス応答または等価な関数として特性評価し、次にこの特性評価データを入力

として使用してモデル化および解析を行うという 2 段階のプロセスで解析を実行できます。

1. 第 1 段階 (アナログネットワークの特性評価) では従来の手法で回路をモデル化します。たとえば、

SPICE でアナログ回路のモデル化とシミュレーションを行ってステップ応答を得た後、これを微分

してインパルス応答を生成します。

2. 第 2 段階 (通信解析) ではアナログ回路の特性評価と TX/RX のイコライゼーションおよびクロック

リカバリのモデルを組み合わせてチャネル全体の動作を予測します。

Signal Integrity Software, Inc. (SiSoft) の Quantum Channel Designer (QCD) にも、この 2 段階のアプ

ローチでパフォーマンスを最適化する機能が実装されています。アナログチャネルの特性評価とイコラ

イゼーション回路およびクロックリカバリ回路のモデル化を分離することにより、毎分約 1,000,000ビットレートのシミュレーションも可能です。これだけのパフォーマンスがあれば、ISI や DJ の特性評

価も十分に現実的です。次に問題となるのは、特定ベンダーの SerDes をどのようにモデル化するか、そ

してどのシミュレーションエンジンを使用してシミュレーション結果を生成するかという点です。


IBIS-AMI の登場背景IBIS-ATM ワーキンググループが、各社独自のシミュレーション環境をいくつか調査したところ、その

ほとんどが最初にアナログネットワークの特性評価を行い、次に通信解析の手法を用いてチャネル全体

の動作を予測するという点で基本的に共通していることがわかりました。つまり、モデル化のアプロー

チを標準化すればモデルの相互運用性が確保されると共に、強力な商用 SerDes EDA ソフトウェアの開

発にも道が開けることになります。

そこで同ワーキンググループは IBIS-AMI に関するいくつかの要件を定義し、これらを含む IBIS 5.0が 2008 年 8 月に承認されました。




これにより、次のデザインの目標が達成されました。

• 相互運用性 : 異なる半導体ベンダーのモデルを組み合わせて使用できる

• 可搬性 : 同じモデルを異なる IBIS-AMI シミュレーターで実行できる

• パフォーマンス : 10,000,000 ビットのシミュレーションを 10 分以内に実行できる

• 柔軟性 : 統計シミュレーションと時間領域シミュレーションの両方をサポートしたモデル

• ユーザビリティ : モデルの制御パラメーターをシミュレーションにユーザーが設定可能

• IP 保護 : モデルに対するリバースエンジニアリングが不可能。ユーザーに公開する部分を半導体

ベンダーが細かく設定できるため、シリコン IP の知的財産が保護される

シミュレーションモードIBIS-AMI は 2 つのレベルでモデル化をサポートしています。 1 つは「Init」と呼ばれるモデル化で、こ

れはインパルス応答を処理します。あるインパルス応答をモデルに渡すと、そのモデルからイコライ

ゼーションを適用後のインパルス応答が返されます。 TX モデルと RX モデルをチェーン接続するとエ

ンドトゥエンドでシステムのインパルス応答が得られ、次にこのインパルス応答を統計解析エンジン

に渡してチャネルのアイ統計を得ることができます。

もう 1 つのモデル化は「Getwave」と呼ばれ、連続した時間領域波形データを処理します。基本的なフ

ローは「Init」と同様で、インパルス応答の代わりに時間領域波形をモデルに渡します。モデルはこの

時間領域波形にイコライゼーションを適用したものを時間領域波形に返します。「Init」と同様、 TX モデルと RX モデルをチェーン接続可能です。 RX モデルはクロックリカバリループの動作を表現でき、

サンプリングクロック情報をシミュレーターに渡します。シミュレーターはこのクロック情報を用いて

リンクの BER を評価します。

したがって、 IBIS-AMI 規格では統計解析および時間領域シミュレーションの 2 つのシミュレーション

モードがサポートされ、それぞれに長所と短所があります。統計解析は、TX/RX のイコライゼーション

がどちらも線形で時不変であると仮定して行います。また、統計解析は非常に高速のため、広大なデザ

イン空間の探索に適しています。一方、時間領域シミュレーションでは非線形や時変系の TX および RXIP も表現でき、クロックリカバリループも詳細にモデル化できます。時間領域解析は特定のスティミュ

ラスパターンや状態を詳細に解析する場合に適しています。

統計解析

統計解析の最大の長所は、ある長さのメッセージすべての平均的な影響を短時間で計算できるため、可

能性のあるすべての状態を包括的にカバーできることにあります。基本的な手順は次のとおりです。

1. チャネルのエンドトゥエンドのインパルス応答を使用し、統計解析によってアイ統計を直接計算

する。

2. たたみ込みを使用してアイ統計を生成し、このデータからバスタブ曲線を求める。次に、バスタブ

曲線とリカバリ後の予測されるクロック動作を組み合わせて BER を推定する。

3. PDA (Peak Distortion Analysis) を使用してワーストケースのデータパターンとそのときのアイ開

口率を求めることも可能。

たとえば 32 ビットのメッセージ長の場合、32 ビットシーケンスで考えられる 232 通りの組み合わせを

すべて表現できます。これと同じ組み合わせを時間領域解析でカバーするには 32 x232 ビットの解析

(1.374x1011 ビット ) を実行しなくてはならず、現実的ではありません。したがって時間領域解析前に、

対象となる状態を統計解析によって短時間で絞り込んでおく方法が効率的です。

図 1 は、統計解析の典型的な出力を示したものです。このアイダイアグラムは、信号波形が重なる度合

いに応じて色分け表示してあります。データバスタブ曲線は黒の線で表示してあり、リカバリ後のク

ロックの確率密度関数 (PDF) はアイ中央に青で示しています。この例ではデータとクロックの分布が重

なっている部分がほとんどないためエラーの起こる確率は非常に小さく、BER は 1x10-20 未満と予測さ

れます。




時間領域シミュレーション

時間領域シミュレーションでは、チャネルの動作をさらに詳しく調べることができます。特定のスティ

ミュラスシーケンスの影響や非線形/時変系のイコライゼーション回路の影響の解析が可能です。

IBIS-AMI の時間領域解析は従来の SPICE ベースの時間領域解析に比べて非常に高速で、一般に毎分約

1,000,000 ビットのシミュレーション速度が得られます。このため、適応イコライザーが定常状態に達す

るまでの時間や、最大ランレングスを変化させた場合の DFE タップおよびクロックリカバリループの

動作への影響を調べることも現実的になります。このように IBIS-AMI の時間領域解析は高性能である

ため、データおよび結果の管理が非常に重要になってきます。シミュレーションで百万ビットもの結果

を生成することは容易でも、百万ビットもの波形を検証するのは現実的ではありません。シミュレー

ションを成功させるには、コンピューターを用いてシミュレーション出力から直接波形統計を集計し、

後で表示するデータを選択的に保存することが重要となります。これにより、ユーザーは BER を計算す

るのに必要十分なデータのみを扱うことができ、必要以上に詳細なデータを大量に解析する必要がなく

なります。しかも集計された統計データが残っているため、必要であれば詳細な動作を記録して調べる

こともできます。

図 2 および図 3 は、時間領域シミュレーションから出力される典型的な時間領域のアイダイアグラムと

波形データです。これまで、時間領域シミュレーションの出力はこのような形で表現されるのが一般的

でした。これらのグラフは、500,000 ビットのシミュレーション結果から保存された 50,000 ビット分の

データを表しています。この波形は RX の DFE イコライザーの出力部でプロットしたもので、このイコ

ライゼーションに特有の水平非対称性が見て取れます。実際には、50,000 ビットというサンプルサイズ

ではチャネルの動作に関する十分な統計データが得られませんが、アイダイアグラムを見ると詳細が失

われているのがわかります。

X-Ref Target - Figure 1

図 1 : 統計シミュレーションによるアイダイアグラム : Virtex-6 FPGA GTX (6.25Gb/s)

1

1x10-2

1x10-4

1x10-6

1x10-8

1x10-10

-60.0

-400.0

-300.0

-200.0

-100.0

0.0

100.0

200.0

300.0

400.0

-40.0 -20.0 0.0

WP382_01_112410

20.0 40.0 60.0

1x10-12

1x10-14

1x10-16

1x10-18

1x10-20

Pro

babi

lity

Vol

ts (

mV

)

Time (ps)

Statistical Simulation Virtex-6 FPGA GTX 6.25 Gb/sEye Diagram, Bathtube Curve, Clock PDF

Source: Signal Integrity Software, Inc.




時間領域シミュレーションの結果をより効率的に扱うには、得られた統計データをシミュレーターにリ

アルタイムで自動集計させ、実行結果のサマリーをユーザーに提示させるようにします。図 4 は、

500,000 ビットのシミュレーションの波形統計を示したものです。このシミュレーションでは適応型

DFE のタップをゼロに設定して初期化するため、データ収集プロセスの開始前に、初期化用の 250,000ビットをモデルに与えています。


図 2 : 時間領域シミュレーションによるアイダイアグラム : Virtex-6 FPGA GTX (6.25Gb/s)


図 3 : 時間領域波形 : Virtex-6 FPGA GTX (6.25Gb/s)

50.0

-400.0

-300.0

-200.0

-100.0

0.0

100.0

200.0

300.0

400.0

100.0 1500.00.0

WP382_02_111810

200.0 2500.0 300.0

Vol

ts (

mV

)

Time Domain Waveform Eye Diagram

Time (ps)Source: Signal Integrity Software, Inc.

159728.0

-300.0

-200.0

-100.0

0.0

100.0

200.0

300.0

159730.0 159732.0159726.0

WP382_03_111810

159734.0 159739.0 159740.0159736.0

Vol

ts (

mV

)

Time Domain WaveformVirtex-6 FPGA GTX 6.25 Gb/s





ザイリンクスの IBIS-AMI モデルザイリンクスは現在、次のデバイスに対応した IBIS-AMI モデルおよびデザインキットを SiSoft 社の

QCD 用に提供しています。

Virtex-6 FPGA GTX の IBIS-AMI モデルIBIS-AMI モデルは次の 3 つの要素で構成されます。

• アナログモデル (.ibs) — xilinx_v6_gtx.ibs

• モデルインターフェイスコントロールファイル (.ami) — V6_GTX_AMI_Tx.ami

• 実行形式モデル (.dll または .so) — V6_GTX_AMI_Tx.dll

ザイリンクスの IBIS-AMI モデルは IBIS 5.0 仕様に完全準拠しているだけでなく、IBIS 5.1 で提案され

ている BIRD 121–124 の機能もサポートしています。このため、 IBIS 5.0 に準拠したシミュレーターは

もちろん、IBIS 5.1 で提案されている改良機能に対応したシミュレーターでも完全にサポートされます。


図 4 : 時間持続アイによる統計の表示 : Virtex-6 FPGA GTX (6.25Gb/s)

50.0

-400.0

-300.0

-200.0

-100.0

0.0

100.0

200.0

300.0

400.0

100.0 150.00.0

WP382_04_112410

200.0 250.0 300.0

4.4x10-2

1.6x10-2

2x10-3

3.9x10-6

1.3x10-9

Vol

ts (

mV

)

Pro

babi

lity

Time Domain Persistent Eye DiagramVirtex-6 FPGA GTX 6.25 Gb/s


表 1 : SiSoft 用 IBIS-AMI モデルおよびキットの提供状況

Virtex®-5 FPGA GTX 提供中

Virtex-5 FPGA GTP 提供中

Virtex-6 FPGA GTX 提供中

Virtex-6 FPGA GTH 提供予定

Spartan®-6 FPGA GTP 提供中




IBIS モデル

IBIS-AMI モデルの IBIS コンポーネント (xilinx_v6_gtx.ibs) は標準の IBIS モデルフォーマット

で記述されており、 IBIS コンポーネント、コンポーネント信号の I/O モデル、 I/O のアナログパラメー

ターなどを定義すると共に、 .ami の機能を使用します。次に、ザイリンクス Virtex-6 FPGA GTX の.ibs ファイルの一部を例として示します。

|[Component] v6_gtx_serdes[Manufacturer] Xilinx|[Package]|R_pkg .001 NA NAL_pkg 1p NA NAC_pkg 1f NA NA|[Pin] signal_name model_name R_pin L_pin C_pin1p v6_gtx_tx_p v6_gtx_ami_tx NA NA NA1n v6_gtx_tx_n v6_gtx_ami_tx NA NA NA2p v6_gtx_rx_p v6_gtx_ami_rx NA NA NA2n v6_gtx_rx_n v6_gtx_ami_rx NA NA NA

[Diff_Pin] inv_pin vdiff tdelay_typ tdelay_min tdelay_max1p 1n 0.1V NA NA NA2p 2n 0.1V NA NA NA

[Model Selector] v6_gtx_ami_txv6_gtx_ami_tx_opal Opalv6_gtx_ami_tx_130mv 0v6_gtx_ami_tx_210mv 1v6_gtx_ami_tx_290mv 2...[Algorithmic Model]Executable Windows_VisualStudio7.1.3088_32 v6_gtx_ami_rx.dll v6_gtx_ami_rx.amiExecutable Linux_gcc3.2.3_32 v6_gtx_ami_rx.linux.so v6_gtx_ami_rx.ami[End Algorithmic Model]|...

.ami ファイルは、実行モデルに対する制御インターフェイスです。このファイルは、実行モデルにどの

ようなモデルオプションや制御インターフェイス (Tx の振幅、プリカーサー /ポストカーサー制御、 Rx制御など) が含まれるかを定義します。次に、ザイリンクス Virtex-6 FPGA GTX Tx の .ami ファイル

の一部を例として示します。




(V6_GTX_AMI_Tx(Description "Xilinx transmitter model provided by SiSoft")

(Reserved_Parameters(Ignore_Bits (Usage Info) (Type Integer) (Default 2)(Description "Ignore two bits to fill up tapped delay line."))

(Max_Init_Aggressors (Usage Info) (Type Integer) (Default 25)(Description "Number of aggressors is actually unlimited."))

(Init_Returns_Impulse (Usage Info) (Type Boolean) (Default True)(Description "Both impulse and parameters_out returned."))

(GetWave_Exists (Usage Info) (Type Boolean) (Default True)(Description "GetWave is well and truly provided in the module."))

) | End Reserved_Parameters

(Model_Specific(A_TXDIFFCTRL (Usage In)(List 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15)(Type Integer) (Default 12)

.

.

.

Virtex-6 ファミリ GTX の IBIS-AMI モデルと SiSoft Quantum Channel Designer を用いたバックプレーンシステムのシミュレーション

ここで紹介する手法を利用すると、仮想プロトタイプシステムを構築してパフォーマンスを最適化した

り、デザインのマージンやトレードオフを理解したりできます。つまり、実ハードウェアの完成前にシ

ミュレーションとデザインを包括的に行えることがシステム設計者にとって最大の利点となります。ここでは、図 5 に示す基本的なバックプレーンシステムを例にデザインプロセスを説明します。この例

は、『A Design of Experiments for Gigabit Serial Backplane Channels』 (Jack Carrel ほか著)[参照 1] より抜粋したものです。

このバックプレーンチャネルは、Virtex-6 FPGA トランスミッターおよびレシーバーの IBIS-AMI モデ

ル、関連するデバイスパッケージモデル (S パラメーター )、バックプレーンシステムの伝送ラインと


図 5 : Virtex-6 FPGA で Virtex-6 FPGA を駆動するバックプレーンの例

WP382_05_111710

ConnectorReflections

Line Card TraceAttenuation

Connector Pin FieldCrosstalk

Vias (BP and LCReflections

PackageReflections

Backplane TraceAttenuation




コネクターのモデルを用いた回路図として表すことができます (図 6 参照)。ここではデザインを最適化

し、デザイン上のトレードオフを明確にすることが目的であるため、ベンダーから供給されたモデル

データおよび伝送ラインやビアなどのチャネルインターコネクト構造のモデルデータが使用できます。

また、ベクターネットワークアナライザー (VNA) から取得した、またはシミュレーションから得た既

存の計測済み S パラメーターデータも使用可能です。

Virtex-6 FPGA GTX 高速 SerDes コアは、高速シリアルチャネルのパフォーマンス最適化に役立つ高

度な機能を備えています。まず、トランスミッターには完全な振幅制御とプリカーサー /ポストカーサー

制御の機能があり、プリエンファシス /ポストエンファシスのインプリメンテーションに対応していま

す。レシーバーには、チャネルの損失と減衰を補償するための高度な連続リアルタイムリニアイコライ

ザーおよび適応型 DFE (判定帰還型イコライザー ) があります。これらの機能はすべて IBIS-AMI モデ

ルで制御でき、 Quantum Channel Designer のユーザーインターフェイスでユーザーが直接制御できま

す。図 7 に、 Quantum Channel Designer の [Solution Space] ペインの設定画面を示します。


図 6 : バックプレーンチャネルシミュレーションの回路図

WP382_06_111810Source: Signal Integrity Software, Inc.


図 7 : ユーザーによるパラメーターの制御





デバイスのパラメーターは数が多いため、非常に多くのシミュレーション条件を容易に生成できます。

次に例を示します。

• トランスミッター設定 = (16 振幅) x (16 プリカーサー ) x (32 ポストカーサー ) = 8,192• レシーバー設定 = (8 EQ) x (2 DFE on/off) = 16• 合計 (Tx) x (Rx) = 131,072

これ以外にも最適化可能な変数として、4 つの DFE タップそれぞれに手動で設定するタップまたはチャ

ネルパラメーターの値があります。いかに統計解析が高速といえども、シミュレーションに適したソ

リューション空間を選択するよう注意が必要です。

今回の例では、全長 40 インチのバックプレーン (各ラインカードのトレース長が 3 インチでバックプ

レーンのトレース長が 34 インチ) について解析します。このデザインの回路図は、Virtex-6 FPGA GTXトランシーバーおよびパッケージのモデル、ラインカードとバックプレーン両方のトレース長に対する

損失のある伝送ラインモデル、コネクターベンダーから入手したバックプレーンコネクターの S パラ

メーターモデルを含む Quantum Channel Design キットを用いて作成します。このデザインでシミュ

レーションを実行し、 Tx と Rx のパラメーターをいくつか詳しく検証して 6.25Gb/s でのパフォーマン

スを調べます。各設定の小さい方の値は不要であることがわかっているため、これらを無視することで

必要なシミュレーションを絞ることができます。この例では、 216 通りのシミュレーションを設定して

実行しています (図 8 参照)。X-Ref Target - Figure 8

図 8 : ユーザーによるパラメーターの制御





インテル Core 2 Duo プロセッサー P8600 (2.4GHz) の 2 つのコアを使用した場合、216 回のシミュレー

ションの実行とポストプロセスにかかる時間は約 3 分で、 1 回の統計シミュレーションに必要な時間は

1 ～ 2 秒でした。より大規模なシミュレーションを行う場合は、シミュレーションファームを利用する

ことでシミュレーションの TAT をさらに短縮できます。

シミュレーション回数が増えるに伴い、解析が必要なデータ量も多くなります。 QCD にはシミュレー

ション結果に対してポストプロセスを実行し、主要なマトリックスを推定および表示する機能がありま

す。この結果得られたデータは、BER 性能やアイ開口特性などさまざまなマトリックスに基づいて容易

にソートできます。シミュレーションによって得られたデータの一部を図 9 に示します。

シミュレーションで得られたアイダイアグラムのサンプリングも解析できます (図 10 ～図 13 参照)。


図 9 : 34 インチのバックプレーンと 3 インチのラインカード (x2) のシミュレーションで得られたデータをソート



図 10 : 最適化前の設定

50.0

-1.0

-0.50

0.0

0.50

1.0

100.0 150.00.0

WP382_10_112410

200.0 250.0 300.0

1.1x10-2

2.5x10-3

1.2x10-4

1.6x10-8

1.2x10-38

Vol

ts (

mV

)

Pro

babi

lity

Statistical Eye Diagram






図 11 : プリエンファシスを増大


図 12 : プリエンファシスをさらに増大


図 13 : プリエンファシスを最適化

50.0

-1.80

-0.40

-0.20

-0.60

0.0

0.40

0.20

0.60

0.80

100.0 150.00.0

WP382_11_112410

200.0 250.0 300.0

1.4x10-2

3.2x10-3

1.9x10-4

3.5x10-8

2.9x10-39

Vol

ts (

mV

)

Pro

babi

lity



50.0

-0.40

-0.20

-0.60

0.0

0.40

0.20

0.60

100.0 150.00.0

WP382_12_112410

200.0 250.0 300.0

2.2x10-2

6.2x10-3

4.9x10-4

2.5x10-7

1.2x10-38

Vol

ts (

mV

)

Pro

babi

lity



50.0

-0.40

-0.20

-0.60

0.0

0.40

0.20

0.60

100.0 150.00.0

WP382_13_112410

200.0 250.0 300.0

2.3x10-2

6.7x10-3

5.5x10-4

3.1x10-7

8.8x10-39

Vol

ts (

mV

)

Pro

babi

lity





シミュレーションとハードウェア最適化 — IBERT

シミュレーションとハードウェア最適化 — IBERTザイリンクスは、ハードウェアシステムテスト用に BER テスターを FPGA ハードウェアに実装した

デザイン最適化コア「IBERT (Integrated Bit Error Rate Tester)」を提供しています。 IBERT は、ザイリ

ンクスの SerDes の評価およびテスト用に設計されています。 IBERT は Tx の差動振幅、プリエンファ

シス、ポストエンファシス、 Rx のリニアイコライゼーション、 DFE および PLL の分周比設定など

SerDes の全主要機能をサポートしており、これらをハードウェアで制御できます。 FPGA 内部で生成さ

れる多数のテストパターンにより、クロックパターン、 PRBS 7、 15、 23、 31、およびエンコード済み

パターンなどのエンティティを選択して評価できます。

テストインターフェイスは、 IBIS-AMI モデルで定義されているモデル化およびシミュレーションのイ

ンターフェイスに非常によく似ており、シミュレーターのコントロールパネルで視覚的に操作できま

す。コントロールパネルでは容易に、ハードウェアの設定値をシミュレーションで得られた最適値に設

定できます。 IBERT のユーザーインターフェイスを図 14 に、その出力例を図 15 に示します。最後に、

この出力結果とシミュレーションコントロールインターフェイスを比較します (図 16 参照)。シミュ

レーションによりほぼ最適な設定を得ることができ、これをハードウェアで検証することでハードウェ

アの立ち上げと検証の時間を大幅に短縮できるようになります。


図 14 : IBERT のコントロールパネル

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シミュレーションとハードウェア最適化 — IBERT



図 15 : IBERT の出力 (エラー数と BER)

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まとめ

まとめ

ザイリンクスはオープン規格をサポートしており、高速デバイス向けの IBIS-AMI モデルの提供におい

ても業界をリードし続けています。また、 IBIS-ATM (IBIS Advanced Technology Modeling) ワーキン

ググループにも積極的に参加し、 Signal Integrity Software, Inc. など業界の大手ベンダーと協力して解

析ソフトウェアおよびモデルの開発に取り組んでいます。 IBIS-AMI 規格は、高速 SerDes チャネルの高

速かつ高精度なモデル化をサポートし、この IBIS-AMI が実現する高い相互運用性と柔軟性によって、

統計および時間領域モデルが作成できるようになります。ザイリンクスをはじめとする SerDes ベン

ダーは自社デバイスに対応した IBIS-AMI モデルを提供しています。これらのモデルは市販の EDAツールで実行できると同時に、シリコン IP の知的財産を保護する機能も備えています。このように、ザ

イリンクスは顧客企業が高速システムのパラメーターに関するシミュレーションと解析を行い、堅牢で

費用対効果に優れたデザインソリューションを実現できるよう支援しています。

現在提供中の IBIS-AMI モデルはザイリンクスのサポート /ダウンロードウェブサイト [参照 2] からダ

ウンロードできます。 SiSoft 社 Quantum Channel Designer 向けの最新のデザインキットは SiSoft 社の

eLearning サイト [参照 3] からダウンロードできます。


図 16 : IBIS-AMI のコントロールと IBERT のコントロールを比較



参考資料


参考資料1. DesignCon 2008, A Design of Experiments for Gigabit Serial Backplane Channels by Jack Carrel,

Bill Dempsey, and Mike Ressohttp://www.google.com/url?q=http://www.iconnect007.net/pdf/DesignCon_08_Resso.pdf&sa=U&ei=YZbtTLL7G4H48AaHjqFu&ved=0CAwQFjAA&usg=AFQjCNFzcW56O2hhIOYC7cgrL2LMvVvF-Q

2. ザイリンクスのサポート /ダウンロードウェブサイト

http://japan.xilinx.com/support/download/index.htm

3. SiSoft 社の eLearning ウェブサイト http://www.sisoft.com/elearning_qcdkits.asp

改訂履歴

次の表に、この文書の改訂履歴を示します。

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本資料は英語版 (v1.0) を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

日付バージョン改訂内容

2010/12/09 1.0 初版リリース


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ibis-ami を使用した fpga での serdes チャネル シミュレーショ...

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