high-resolution pwm with fine edge...

DS70005320B_JP - p. 1 © 2019 Microchip Technology Inc.

dsPIC33/PIC24 FRM 高分解能 PWM

はじめに

Note: 本書はデバイスデータシートの補足を目的としています。本書の内容は dsPIC33CH ファミリの一部のデバイスには対応していません。本書の内容がお客様のご使用になるデバイスに対応しているか

どうかは、対応するデバイスデータシートを参照してください。デバイスデータシートとファミリリファレンスマニュアルの各セクションは、Microchip 社のウェブサイト(http://www.microchip.com)を参照してください。

本書には、高分解能パルス幅変調(PWM)モジュールの特長と使用法を記載しています。この柔軟なモジュールは、各種のモータ制御(MC)および電源制御(PC)アプリケーションをサポートするために以下の機能を提供します。

• AC/DC コンバータ• DC/DC コンバータ• AC および DC モータ制御: ブラシ付き DC、BLDC、PMSM、ACIM、SRM、ステッピングモータ等• インバータ• バッテリ充電• デジタル照明• 力率改善回路(PFC)

主な機能

• 最大 8 個の独立した PWM ジェネレータ(各ジェネレータは 2 出力を備える)• 動作モード:

– 独立エッジ PWM モード– 可変位相 PWM モード– 独立エッジ PWM モード(2 出力)– センターアライン PWM モード– 2 回更新センターアライン PWM モード– 両エッジセンターアライン PWM モード

• 出力モード:– 相補出力モード– 独立出力モード– プッシュプル出力モード

• デッドタイムジェネレータ• デッドタイム補償• リーディングエッジブランキング(LEB)

注意 : この日本語版文書は参考資料としてご利用ください。最新情報は必ずオリジナルの英語版をご参照願います。

http://www.microchip.com/


dsPIC33/PIC24 FRM

• 出力オーバーライド • 柔軟な周期/デューティサイクル更新オプション • PWM ピンオーバーライドと外部 PWM 同期のための PWM 制御入力(PCI) • 詳細なトリガオプション • 組み合わせロジック出力 • PWM イベント出力


dsPIC33/PIC24 FRM

目次

はじめに ......................................................................................................................... 1

主な機能 ......................................................................................................................... 1

1. レジスタ ................................................................................................................... 5

2. レジスタマップ ......................................................................................................... 6

2.1. 高分解能 PWM の共通機能レジスタマップ ................................................................................. 7

2.2. 高分解能 PWM ジェネレータレジスタマップ .......................................................................... 24

3. アーキテクチャの概要 ............................................................................................ 58

4. 動作 ......................................................................................................................... 61

4.1. マスタクロック ......................................................................................................................... 61

4.2. クロック同期 ............................................................................................................................. 61

4.3. PWM ジェネレータ(PG)機能 .................................................................................................... 62

4.4. 共通機能 .................................................................................................................................... 99

4.5. ロックと書き込み制限 ............................................................................................................ 106

5. 応用例 ................................................................................................................... 111

5.1. 三相 BLDC モータの 6 ステップ転流 ...................................................................................... 111

5.2. PMSM/ACIM モータの三相正弦波制御 ................................................................................... 120

5.3. 簡潔な相補 PWM 出力 ............................................................................................................. 123

5.4. サイクルバイサイクル電流制限モード ................................................................................... 124

5.5. 外部周期リセットモード ......................................................................................................... 126

6. 割り込み ............................................................................................................... 129

7. 省電力モード中の動作 .......................................................................................... 130

7.1. スリープ中の動作 .................................................................................................................... 130

7.2. アイドル中の動作 .................................................................................................................... 130

8. 関連アプリケーションノート .............................................................................. 131

9. 改訂履歴 ............................................................................................................... 132

9.1. リビジョン A(2017 年 8 月) ..................................................................................................... 132

9.2. リビジョン B (2018 年 2 月) .................................................................................................... 132

Microchip 社のウェブサイト ....................................................................................... 133

顧客変更通知サービス ................................................................................................ 133

カスタマサポート ....................................................................................................... 133

Microchip 社のデバイスコード保護機能 ..................................................................... 133

dsPIC33/PIC24 FRM


法律上の注意点 .......................................................................................................... 134

商標 ............................................................................................................................ 134

DNV による品質管理システム認証 ............................................................................ 135

各国の営業所とサービス ............................................................................................ 136

dsPIC33/PIC24 FRM


レジスタ

1. レジスタ

PWM モジュールの動作を制御するために使う特殊機能レジスタ(SFR)には以下の 2 種類があります。

• 全ての PWM ジェネレータに共通のレジスタ • 各 PWM ジェネレータに固有のレジスタ

レジスタ名内の「x」は、PWM ジェネレータのインスタンスを示します。

レジスタ名内の「y」は、共通機能のインスタンスを示します。

PCLKCON レジスタ内の LOCK ビットをソフトウェアでセットする事により、特定のレジスタとビットに対する書き込みを禁止できます。詳細は「PWM ジェネレータ(PG)の機能」を参照してください。PWM サイクルの特定タイミング(またはモジュールが有効にされた時点)では、特定のデータおよび制御レジスタに対する書き込みは想定外の動作をする場合があります。

dsPIC33/PIC24 FRM レジスタマップ


2. レジスタマップ

「高分解能 PWM モジュールの共通機能レジスタマップ」に、本 PWM モジュールの共通レジスタの一覧を示します。「高分解能 PWM ジェネレータレジスタマップ」に、PWM ジェネレータレジスタの一覧を示します。一覧の後に、各レジスタの詳細な説明を記載しています。



2.1 高分解能 PWM モジュールの共通機能レジスタマップ

Note: LOGCONy および PWMEVTy レジスタの数はデバイスによって異なります。詳細は各デバイスのデータシートを参照してください。

名称ビット位値

PCLKCON

7:0 DIVSEL[1:0] MCLKSEL[1:0] 15:8 HRRDY HRERR LOCK

FSCL

7:0 FSCL[7:0]

15:8 FSCL[15:8]

FSMINPER

7:0 FSMINPER[7:0]

15:8 FSMINPER[15:8]

MPHASE

7:0 MPHASE[7:0]

15:8 MPHASE[15:8]

MDC

7:0 MDC[7:0]

15:8 MDC[15:8]

MPER

7:0 MPER[7:0]

15:8 MPER[15:8]

LFSR

7:0 LFSR[7:0]

15:8 LFSR[14:8]

CMBTRIGL 7:0 CTA8EN CTA7EN CTA6EN CTA5EN CTA4EN CTA3EN CTA2EN CTA1EN

15:8

CMBTRIGH 7:0 CTB8EN CTB7EN CTB6EN CTB5EN CTB4EN CTB3EN CTB2EN CTB1EN

15:8

LOGCONy 7:0 S1yPOL S2yPOL PWMLFy[1:0] PWMLFyD[2:0]

15:8 PWMS1y[3:0] PWMS2y[3:0]

PWMEVTy

7:0 EVTySEL[3:0] EVTyPGS[2:0] 15:8 EVTyOEN EVTyPOL EVTySTRD EVTySYNC



2.1.1 PWM クロック制御レジスタ名称: PCLKCON

Bit Access

15

R

14

R/C

13 12 11 10 9 8

R/W Reset 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

Reset

R/W

0

R/W

0

R/W

0

R/W

0

Bit 15 – HRRDY 高分解能準備完了ビット Note: 一部のデバイスでは、このビットは使えません。詳細は各デバイスのデータシートを参照してください。

値概要 1 高分解能回路の動作準備は完了している 0 高分解能回路の動作準備は未完了

Bit 14 – HRERR 高分解能エラービット Note:

1. 一部のデバイスでは、このビットは使えません。詳細は各デバイスのデータシートを参照してください。

2. HRRDY = 1 の場合、ユーザソフトウェアでこのビット位置に「0」を書き込む事により、高分解能ブロックのリセットを要求できます。

値概要 1 エラーが発生した (PWM 信号の分解能は制限されます) 0 エラーは発生していない (HRRDY = 1 の時に PWM 信号はフル分解能を持つ)

Bit 8 – LOCK ロックビット Note: このビットをクリアするには、デバイスに固有のロック解除シーケンスを実行する必要があります。ロック解除シーケンスの詳細はデバイスのデータシートを参照してください。

値概要 1 書き込み保護されるレジスタとビットはロックされている 0 書き込み保護されるレジスタとビットはロックされていない

Bit 5:4 – DIVSEL[1:0] PWM クロック分周比選択ビット

値概要 11 分周比は 1:16 10 分周比は 1:8 01 分周比は 1:4 00 分周比は 1:2

Bit 1:0 – MCLKSEL[1:0] PWM マスタクロック選択ビット利用可能なクロック源はデバイスによって異なります。詳細は各デバイスのデータシートを参照してく

ださい。

HRRDY HRERR LOCK

DIVSEL[1:0] MCLKSEL[1:0]



Note: ON (PGxCONL) = 1 の時に MCLKSELビットを変更しない事が必要です。



2.1.2 周波数スケールレジスタ名称: FSCL

Bit 15 14 13 12 11 10 9 8

FSCL[15:8] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

FSCL[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – FSCL[15:0] 周波数スケールレジスタビットこのレジスタ内の値は、各 pwm_master_clk サイクルで周波数スケーリングアキュムレータに加算されます。アキュムレータの値が FSMINPER の値を超えた時に 1 つのクロックパルスが生成されます。



2.1.3 周波数スケーリング最小周期レジスタ名称: FSMINPER

Bit 15 14 13 12 11 10 9 8

Access

Reset R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

Bit

7

6

5

4

3

2

1

0

FSMINPER[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – FSMINPER[15:0] 周波数スケーリング最小周期レジスタビットこのレジスタは、周波数スケーリング回路が生成可能な最小クロック周期(最大クロック周波数)を保持します。

FSMINPER[15:8]



2.1.4 マスタ位相レジスタ名称: MPHASE

Bit 15 14 13 12 11 10 9 8

Access

Reset R/W

0 R/W

0 R/W

0 R/W R/W

0 0 R/W

0 R/W

0 R/W

0

Bit

7

6

5

4 3

2

1

0

MPHASE[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – MPHASE[15:0] マスタ位相レジスタビットこのレジスタは、複数の PWM ジェネレータによって共有可能な位相オフセット値を保持します。

MPHASE[15:8]



2.1.5 マスタデューティサイクルレジスタ名称: MDC

Bit 15 14 13 12 11 10 9 8

MDC[15:8] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

MDC[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – MDC[15:0] マスタデューティサイクルレジスタビットこのレジスタは、複数の PWM ジェネレータによって共有可能なデューティサイクル値を保持します。 Note: 0x0008 未満(高分解能モードでは 0x0020 未満)のデューティサイクル値は使えません。



2.1.6 マスタ周期レジスタ名称: MPER

Bit 15 14 13 12 11 10 9 8

MPER[15:8] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

MPER[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – MPER[15:0] マスタ周期レジスタビットこのレジスタは、複数の PWM ジェネレータによって共有可能な周期値を保持します。

Note: 0x0020 未満(高分解能モードでは 0x0080 未満)の周期値は使えません。



2.1.7 線形帰還シフトレジスタ名称: LFSR

Bit 15 14 13 12 11 10 9 8

LFSR[14:8] Access R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

LFSR[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 14:0 – LFSR[14:0] 線形帰還シフトレジスタビットこのレジスタの読み値は、15 ビットの擬似乱数です。



2.1.8 組み合わせトリガレジスタ(下位) 名称: CMBTRIGL

Bit 15 14 13 12 11 10 9 8

Access Reset

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0 0 0

Bit 7 – CTA8EN 組み合わせトリガ A 向け PWM ジェネレータ 8 トリガ出力イネーブルビット

値概要 1 組み合わせトリガ A 信号の生成(論理和演算)向けにこのトリガ信号を有効にする 0 このトリガ信号は無効にする


値概要 1 組み合わせトリガ A 信号の生成(論理和)向けにこのトリガ信号を有効にする 0 このトリガ信号は無効にする






値概要 1 組み合わせトリガ A 信号を生成するための論理和にこのトリガ信号を含める 0 このトリガ信号は含めない

CTA8EN CTA7EN CTA6EN CTA5EN CTA4EN CTA3EN CTA2EN CTA1EN



2.1.9 組み合わせトリガレジスタ(上位) 名称: CMBTRIGH

Bit 15 14 13 12 11 10 9 8

Access Reset

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0 0 0

Bit 7 – CTB8EN 組み合わせトリガ B 向け PWM ジェネレータ 8 トリガ出力イネーブルビット

値概要 1 組み合わせトリガ B 信号の生成(論理和)向けにこのトリガ信号を有効にする 0 このトリガ信号は無効にする









CTB8EN CTB7EN CTB6EN CTB5EN CTB4EN CTB3EN CTB2EN CTB1EN



PWMS1y[3:0] PWMS2y[3:0]

2.1.10 組み合わせ PWM ロジック制御レジスタ y 名称: LOGCONy

Note: 「y」は共通インスタンス(A～F)を示します。利用可能な組み合わせ PWM ロジックの数はデバイスごとに異なります。詳細は各デバイスのデータシートを参照してください。

Bit 15 14 13 12 11 10 9 8

Access R/W R/W R/W R/W R/W R/W R/W R/W Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0 0

Bit 15:12 – PWMS1y[3:0] 組み合わせ PWM ロジック信号源 1 選択ビット Note: その PWM チャンネルが存在しない場合、ロジック機能入力は「0」に接続されます。

値概要 1111 PWM8L 1110 PWM8H 1101 PWM7L 1100 PWM7H 1011 PWM6L 1010 PWM6H 1001 PWM5L 1000 PWM5H 0111 PWM4L 0110 PWM4H 0101 PWM3L 0100 PWM3H 0011 PWM2L 0010 PWM2H 0001 PWM1L 0000 PWM1H

Bit 11:8 – PWMS2y[3:0] 組み合わせ PWM ロジック信号源 2 選択ビット Note: その PWM チャンネルが存在しない場合、ロジック機能入力は「0」に接続されます。

値概要 1111 PWM8L 1110 PWM8H 1101 PWM7L 1100 PWM7H 1011 PWM6L 1010 PWM6H 1001 PWM5L

S1yPOL S2yPOL PWMLFy[1:0] PWMLFyD[2:0]



値概要 1000 PWM5H 0111 PWM4L 0110 PWM4H 0101 PWM3L 0100 PWM3H 0011 PWM2L 0010 PWM2H 0001 PWM1L 0000 PWM1H

Bit 7 – S1yPOL 組み合わせ PWM ロジック信号源 1 極性ビット

値概要 1 入力を反転する 0 入力を反転しない

Bit 6 – S2yPOL 組み合わせ PWM ロジック信号源 2 極性ビット

値概要 1 入力を反転する 0 入力を反転しない

Bit 5:4 – PWMLFy[1:0] 組み合わせ PWM ロジック機能選択ビット

値概要 11 予約済み 10 PWMS1y ^ PWMS2y (XOR) 01 PWMS1y & PWMS2y (AND) 00 PWMS1y | PWMS2y (OR)

Bit 2:0 – PWMLFyD[2:0] 組み合わせ PWM ロジック出力先選択ビット Note: LOGCONy (y = A/C/E)は、ロジック機能出力を PWMxL ピンに割り当てます。

LOGCONy (y = B/D/F)は、ロジック機能出力を PWMxH ピンに割り当てます。

値概要 111 ロジック機能を PWM8 に割り当てる 110 ロジック機能を PWM7 に割り当てる 101 ロジック機能を PWM6 に割り当てる 100 ロジック機能を PW5 に割り当てる 011 ロジック機能を PW4 に割り当てる 010 ロジック機能を PW3 に割り当てる 001 ロジック機能を PW2 に割り当てる 000 どこにも割り当てない(組み合わせ PWM ロジック機能は無効)



2.1.11 PWM イベント出力制御レジスタ y 名称: PWMEVTy

Note: 「y」は共通インスタンス(A～F)を示します。利用可能な組み合わせ PWM ロジックの数はデバイスごとに異なります。詳細は各デバイスのデータシートを参照してください。

Bit

Access

15

R/W

14

R/W

13

R/W

12

R/W

11 10 9 8

Reset 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0 0

Bit 15 – EVTyOEN PWM イベント出力イネーブルビット

値概要 1 イベント出力信号を PWMEy ピンで出力する 0 イベント出力信号は内部のみで使う

Bit 14 – EVTyPOL PWM イベント出力極性ビット

値概要 1 イベント出力信号はアクティブ LOW 0 イベント出力信号はアクティブ HIGH

Bit 13 – EVTySTRD PWM イベント出力ストレッチディセーブルビット Note: イベント信号は peripheral_clk を使ってストレッチされます(PWM ジェネレータごとに異なるクロック源を使って動作可能であるため)。

値概要 1 イベント出力信号のパルス幅を伸張しない 0 イベント出力信号を 8 PWM クロックサイクル以上に伸張する

Bit 12 – EVTySYNC PWM イベント出力同期ビットイベント出力信号パルスを peripheral_clk に同期させます。

値概要 1 イベント出力信号をシステムクロックに同期させる 0 イベント出力信号をシステムクロックに同期させない

EVTyOEN EVTyPOL EVTySTRD EVTySYNC

EVTySEL[3:0] EVTyPGS[2:0]



Bit 7:4 – EVTySEL[3:0] PWM イベント選択ビット

値概要 1111 高分解能エラーイベント信号 1110 ～ 1010

予約済み

1001 ADC トリガ 2 信号 1000 ADC トリガ 1 信号 0111 STEER 信号(プッシュプル出力モードでのみ使用可能) 0110 CAHALF 信号(センターアラインモードでのみ使用可能) 0101 PCI フォルトアクティブ出力信号 0100 PCI 電流制限アクティブ出力信号 0011 PCI フィードフォワードアクティブ出力信号 0010 PCI 同期アクティブ出力信号 0001 PWM ジェネレータ出力信号(1) 0000 PGTRGSELビットで選択されている信号源 Note:

1. これは、出力モードロジックおよび出力オーバーライドロジックによって処理される前の PWM ジェネレータ出力信号です。

Bit 2:0 – EVTyPGS[2:0] PWM イベント信号源選択ビット Note: 選択された PWM ジェネレータが存在しない場合、イベントは生成されません。

値概要 111 PWM ジェネレータ 8 110 PWM ジェネレータ 7 101 PWM ジェネレータ 6 100 PWM ジェネレータ 5 011 PWM ジェネレータ 4 010 PWM ジェネレータ 3 001 PWM ジェネレータ 2 000 PWM ジェネレータ 1



2.2 高分解能 PWM ジェネレータレジスタマップ

凡例: x = PWM ジェネレータ番号、y = F/CL/FF/S


PGxCONL 7:0 HREN CLKSEL[1:0] MODSEL[2:0]

15:8 ON TRGCNT[2:0]

PGxCONH 7:0 予約済み TRGMOD SOCS[3:0]

15:8 MDCSEL MPERSEL MPHSEL MSTEN UPDMOD[2:0]

PGxSTAT 7:0 TRSET TRCLR CAP UPDATE UPDREQ STEER CAHALF TRIG

15:8 SEVT FLTEVT CLEVT FFEVT SACT FLTACT CLACT FFACT

PGxIOCONL

7:0 FLTDAT[1:0] CLDAT[1:0] FFDAT[1:0] DBDAT[1:0]

15:8 CLMOD SWAP OVRENH OVRENL OVRDAT[1:0] OSYNC[1:0]

PGxIOCONH

7:0 PMOD[1:0] PENH PENL POLH POLL 15:8 CAPSRC[2:0] DTCMPSEL

PGxEVTL

7:0 UPDTRG[1:0] PGTRGSEL[2:0] 15:8 ADTR1PS[4:0] ADTR1EN3 ADTR1EN2 ADTR1EN1

PGxEVTH

7:0 ADTR2EN3 ADTR2EN2 ADTR2EN1 ADTR1OFS[4:0]

15:8 FLTIEN CLIEN FFIEN SIEN IEVTSEL[1:0]

PGxyPCIL 7:0 SWTERM PSYNC PPS PSS[4:0]

15:8 TSYNCDIS TERM[2:0] AQPS AQSS[2:0]

PGxyPCIH

7:0 SWPCI SWPCIM[1:0] LATMOD TQPS TQSS[2:0]

15:8 BPEN BPSEL[2:0] ACP[2:0] 予約済み

PGxLEBL

7:0 LEB[15:3] [2:0]

15:8 LEB[15:3]

PGxLEBH

7:0 PHR PHF PLR PLF 15:8 PWMPCI[2:0]

PGxPHASE

7:0 PGxPHASE[7:0]

15:8 PGxPHASE[15:8]

予約済み

PGxDC 7:0 PGxDC[7:0]

15:8 PGxDC[15:8]

PGxDCA

7:0 PGxDCA[7:0]

15:8

PGxPER 7:0 PGxPER[7:0]

15:8 PGxPER[15:8]

PGxTRIGA

7:0 PGxTRIGA[7:0]

15:8 PGxTRIGA[15:8]

PGxTRIGB

7:0 PGxTRIGB[7:0]

15:8 PGxTRIGB[15:8]

PGxTRIGC

7:0 PGxTRIGC[7:0]

15:8 PGxTRIGC[15:8]

PGxDTL

7:0 DTL[7:0]

15:8 DTL[13:8]

PGxDTH 7:0 DTH[7:0]

15:8 DTH[13:8]




PGxCAP 7:0 PGxCAP[7:0]

15:8 PGxCAP[15:8]



2.2.1 PWM ジェネレータ x 制御レジスタ(下位) 名称: PGxCONL

Bit

Access

15

R/W

14 13 12 11 10

R/W

9

R/W

8

R/W Reset 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0

Bit 15 – ON PWM ジェネレータ x イネーブルビット

値概要 1 PWM ジェネレータを有効にする 0 PWM ジェネレータを無効にする

Bit 10:8 – TRGCNT[2:0] PWM ジェネレータ x トリガカウント選択ビット

値概要 111 PWM ジェネレータはトリガ後に 8 PWM サイクルを生成する 110 PWM ジェネレータはトリガ後に 7 PWM サイクルを生成する 101 PWM ジェネレータはトリガ後に 6 PWM サイクルを生成する 100 PWM ジェネレータはトリガ後に 5 PWM サイクルを生成する 011 PWM ジェネレータはトリガ後に 4 PWM サイクルを生成する 010 PWM ジェネレータはトリガ後に 3 PWM サイクルを生成する 001 PWM ジェネレータはトリガ後に 2 PWM サイクルを生成する 000 PWM ジェネレータはトリガ後に 1 PWM サイクルを生成する

Bit 7 – HREN PWM ジェネレータ x 高分解能イネーブルビット Note: 一部のデバイスでは、このビットは使えません。詳細は各デバイスのデータシートを参照してください。高分解能モードが使えない場合、このビットは「0」として読み出されます。

値概要 1 PWM ジェネレータ x は高分解能モードで動作する 0 PWM ジェネレータ x は標準分解能モードで動作する

Bit 4:3 – CLKSEL[1:0] クロック選択ビット(1) Note:

1. ON (PGxCONL) = 1 の時に CLKSELビットを変更しない事が必要です。 2. PWM ジェネレータのタイムベースは、周波数スケーリング回路からのクロックを使って動作しま

す。これにより、PWM ジェネレータ出力のデューティサイクルと周期がスケーリングされます。 3. HREN (PGxCONL) = 1 の場合、このクロック源は使えません。

ON TRGCNT[2:0]

HREN CLKSEL[1:0] MODSEL[2:0]



値概要 11 PWM ジェネレータは、周波数スケーリング回路によってスケーリングされたマスタクロッ

クを使う(2、3)

10 PWM ジェネレータは、クロック分周回路によって分周されたマスタクロックを使う(2) 01 PWM ジェネレータは、MCLKSEL (PCLKCON)制御ビットによって選択されたマ

スタクロックを使う 00 どのクロックも選択しない(既定値) - PWM ジェネレータは最低消費電力状態になる

Bit 2:0 – MODSEL[2:0] PWM ジェネレータ x モード選択ビット

値概要 111 両エッジセンターアライン PWM モード(割り込み/レジスタをサイクルあたり 2 回更新) 110 両エッジセンターアライン PWM モード(割り込み/レジスタをサイクルあたり 1 回更新) 101 2 回更新センターアライン PWM モード 100 センターアライン PWM モード 011 予約済み 010 独立エッジ PWM モード (2 出力) 001 可変位相 PWM モード 000 独立エッジ PWM モード



2.2.2 PWM ジェネレータ x 制御レジスタ(上位) 名称: PGxCONH

Bit

Access

15

R/W

14

R/W

13

R/W

12 11

R/W

10

R/W

9

R/W

8

R/W Reset 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0

Bit 15 – MDCSEL マスタデューティサイクルレジスタ選択ビット

値概要 1 PWM ジェネレータは MDC レジスタを使う 0 PWM ジェネレータは PGxDC レジスタを使う

Bit 14 – MPERSEL マスタ周期レジスタ選択ビット

値概要 1 PWM ジェネレータは MPER レジスタを使う 0 PWM ジェネレータは PGxPER レジスタを使う

Bit 13 – MPHSEL マスタ位相レジスタ選択ビット

値概要 1 PWM ジェネレータは MPHASE レジスタを使う 0 PWM ジェネレータは PGxPHASE レジスタを使う

Bit 11 – MSTEN マスタ更新イネーブルビット

値概要 1 この PWM ジェネレータから他の PWM ジェネレータに UPDREQ 制御ビット (ソフトウ

ェアによるセット)と EOC 信号を伝達する 0 この PWM ジェネレータは UPDREQ 制御ビットまたは EOC 信号を他の PWM ジェネレータ

に伝達しない

Bit 10:8 – UPDMOD[2:0] PWM バッファ更新モード選択ビット詳細は表 4-3 を参照してください。

Bit 7 – 予約済み「0」として保持

Bit 6 – TRGMOD PWM ジェネレータ x トリガモード選択ビット

値概要 1 PWM ジェネレータは再トリガ可能モードで動作する 0 PWM ジェネレータはシングルトリガモードで動作する

MDCSEL MPERSEL MPHSEL MSTEN UPDMOD[2:0]

予約済み TRGMOD SOCS[3:0]



Bit 3:0 – SOCS[3:0] SOC (Start-of-Cycle)選択ビット(1、2、3) Note:

1. PCI 同期機能が有効な場合、PCI で選択された同期信号は、SOCSビットで選択された SOC信号との論理和(OR)を取る事ができます。

2. SOCSビットで選択された信号源は、ローカル PWM ジェネレータと同じクロック源を使って動作する必要があります。そうではない場合、トリガ信号を PWM ジェネレータクロック領域に同期させるために、その信号源は PCI 同期ロジックを経由する必要があります。

3. PWM ジェネレータは 4 つのグループ(PG1/5～PG4/8)に分けられます(利用可能 PG はデバイスごとに異なります)。全てのジェネレータは、同じグループ内の他のジェネレータをトリガするために使えます。

値概要 1111 TRIG ビットまたは PCI 同期機能のみ(ハードウェアトリガ源を選択しない) 1110 ～ 0101

予約済み

0100 PG4または PG8の PGTRGSELビット(PGxEVTL)によって選択されたトリガ出力 0011 PG3または PG7の PGTRGSELビット(PGxEVTL)によって選択されたトリガ出力 0010 PG2または PG6の PGTRGSELビット(PGxEVTL)によって選択されたトリガ出力 0001 PG1または PG5の PGTRGSELビット(PGxEVTL)によって選択されたトリガ出力 0000 ローカル EOC – PWM ジェネレータは自己トリガする



2.2.3 PWM ジェネレータ x ステータスレジスタ名称: PGxSTAT

Bit

Access

15

HS/C

14

HS/C

13

HS/C

12

HS/C

11

R

10

R

9

R

8

R Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

W

W

R/W/HS

R

W

R

R

R

Reset 0 0 0 0 0 0 0 0

Bit 15 – SEVT PCI 同期イベントビット

値概要 1 PCI 同期イベントが発生した (PCI 同期出力で立ち上がりエッジが発生した、または、モ

ジュールが有効にされた時に PCI 同期出力が HIGH であった) 0 PCI 同期イベントは発生していない

Bit 14 – FLTEVT PCI フォルトアクティブステータスビット

値概要 1 フォルトイベントが発生した (PCI フォルト出力で立ち上がりエッジが発生した、または、

モジュールが有効にされた時に PCI フォルト出力が HIGH であった) 0 フォルトイベントは発生していない

Bit 13 – CLEVT PCI 電流制限ステータスビット

値概要 1 PCI 電流制限イベントが発生した (PCI 電流制限出力で立ち上がりエッジが発生した、また

は、モジュールが有効にされた時に PCI 電流制限出力が HIGH であった) 0 PCI 電流制限イベントは発生していない

Bit 12 – FFEVT PCI フィードフォワードアクティブステータスビット

値概要 1 PCI フィードフォワードイベントが発生した (PCI フィードフォワード出力で立ち上がりエ

ッジが発生した、または、モジュールが有効にされた時に PCI フィードフォワード出力がHIGH であった)

0 PCI フィードフォワードイベントは発生していない

Bit 11 – SACT PCI 同期ステータスビット

値概要 1 PCI 同期出力はアクティブ 0 PCI 同期出力は非アクティブ

Bit 10 – FLTACT PCI フォルトアクティブステータスビット

SEVT FLTEVT CLEVT FFEVT SACT FLTACT CLACT FFACT

TRSET TRCLR CAP UPDATE UPDREQ STEER CAHALF TRIG



値概要 1 PCI フォルト出力はアクティブ 0 PCI フォルト出力は非アクティブ

Bit 9 – CLACT PCI 電流制限ステータスビット

値概要 1 PCI 電流制限出力はアクティブ 0 PCI 電流制限出力は非アクティブ

Bit 8 – FFACT PCI フィードフォワードアクティブステータスビット

値概要 1 PCI フィードフォワード出力はアクティブ 0 PCI フィードフォワード出力は非アクティブ

Bit 7 – TRSET PWM ジェネレータソフトウェアトリガセットビットユーザソフトウェアでこのビット位置に「1」を書き込む事で PWM ジェネレータサイクルをトリガします。このビット位置は常に「0」として読み出されます。PWM ジェネレータがトリガされている時にTRIG ビットは「1」を示します。

Bit 6 – TRCLR PWM ジェネレータソフトウェアトリガクリアビットユーザソフトウェアでこのビット位置に「1」を書き込む事で PWM ジェネレータサイクルを停止します。このビット位置は常に「0」として読み出されます。PWM ジェネレータがトリガされていない時にTRIG ビットは「0」を示します。

Bit 5 – CAP キャプチャステータスビット Note: ユーザソフトウェアで CAP ビットに「1」を書き込む事でソフトウェアキャプチャの開始を要求できます。CAP ステータスビットは、キャプチャイベントが発生した時にセットされます。ソフトウェアで CAP ビットをクリアするまで、次のキャプチャは発生しません。

値概要 1 PWM ジェネレータのタイムベース値が PGxCAP にキャプチャされた 0 キャプチャは発生していない

Bit 4 – UPDATE PWM データレジスタ更新ステータス/制御ビット

値概要 1 PWM データレジスタの更新は保留中 - ユーザデータレジスタは書き込み不可 0 PWM データレジスタの更新は保留中ではない

Bit 3 – UPDREQ PWM データレジスタ更新要求ビットユーザソフトウェアでこのビット位置に「1」を書き込む事で PWM ジェネレータデータレジスタの更新を要求します。このビット位置は常に「0」として読み出されます。更新が保留中の時に UPDATE ステータスビットは「1」を示します。

Bit 2 – STEER 出力ステアリングステータスビット (プッシュプル出力モードのみ)

値概要 1 PWM ジェネレータはプッシュプルモードの第 2 サイクル中 0 PWM ジェネレータはプッシュプルモードの第 1 サイクル中

Bit 1 – CAHALF ハーフサイクルステータスビット (センターアラインモードのみ)



値概要 1 PWM ジェネレータはタイムベースサイクルの後半中 0 PWM ジェネレータはタイムベースサイクルの前半中

Bit 0 – TRIG トリガステータスビット

値概要 1 PWM ジェネレータはトリガされて PWM サイクルが進行中 0 PWM サイクルは進行中ではない



2.2.4 PWM ジェネレータ x I/O 制御レジスタ(下位) 名称: PGxIOCONL

Bit

Access

15

R/W

14

R/W

13

R/W

12

R/W

11

R/W

10

R/W

9

R/W

8

R/W Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0 0 0

Bit 15 – CLMOD 電流制限モード選択ビット

値概要 1 PCI電流制限がアクティブな場合に PWMxHおよび PWMxL出力信号を反転(ビット反転)する

(CLDATビットを使わない) 0 PCI電流制限がアクティブな場合に CLDATビットによって PWM出力レベルを定義する

Bit 14 – SWAP PWMxH/PWMxL デバイスピンへの PWM 信号スワップビット

値概要 1 PWMxH 信号を PWMxL ピンに接続し、PWMxL 信号を PWMxH ピンに接続する 0 PWMxH/L 信号をそれぞれに対応するピンに割り当てる

Bit 13 – OVRENH PWMxH ピンのユーザオーバーライドイネーブルビット

値概要 1 OVRDATのデータを PWMxH ピンに出力する 0 PWM ジェネレータのデータを PWMxH ピンに出力する

Bit 12 – OVRENL PWMxL ピンのユーザオーバーライドイネーブルビット

値概要 1 OVRDATのデータを PWMxL ピンに出力する 0 PWM ジェネレータのデータを PWMxL ピンに出力する

Bit 11:10 – OVRDAT[1:0] オーバーライド有効時の PWMxH/PWMxL ピンデータビット

概要 OVRENH = 1 の場合、OVRDATのデータが PWMxH に出力されます。 OVRENL = 1 の場合、OVRDATのデータが PWMxL に出力されます。

Bit 9:8 – OSYNC[1:0] ユーザ出力オーバーライド同期制御ビット

CLMOD SWAP OVRENH OVRENL OVRDAT[1:0] OSYNC[1:0]

FLTDAT[1:0] CLDAT[1:0] FFDAT[1:0] DBDAT[1:0]



値概要 11 予約済み 10 OVRENL/H および OVRDATビットによるユーザ出力オーバーライドは、PGxCONH

レジスタ内の UPDMODビットによって指定されタイミングで発生する 01 OVRENL/H および OVRDATビットによるユーザ出力オーバーライドは即時(可能な限

り速やか)に発生する 00 OVRENL/H および OVRDATビットによるユーザ出力オーバーライドはローカル PWM

のタイムベース(次の SOC)に同期する

Bit 7:6 – FLTDAT[1:0] フォルトイベントアクティブ時の PWMxH/PWMxL ピンデータビット

概要フォルトがアクティブな場合、FLTDATのデータを PWMxH に出力します。フォルトがアクティブな場合、FLTDATのデータを PWMxL に出力します。

Bit 5:4 – CLDAT[1:0] CLMT イベントアクティブ時の PWMxH/PWMxL ピンデータビット

概要電流制限がアクティブな場合、CLDATのデータを PWMxH に出力します。電流制限がアクティブな場合、CLDATのデータを PWMxL に出力します。

Bit 3:2 – FFDAT[1:0] フィードフォワードアクティブ時の PWMxH/PWMxL ピンデータビット

概要フィードフォワードがアクティブな場合、FFDATのデータを PWMxH に出力します。フィードフォワードがアクティブな場合、FFDATのデータを PWMxL に出力します。

Bit 1:0 – DBDAT[1:0] デバッグモードアクティブ時の PWMxH/PWMxL ピンデータビット

概要デバッグモードがアクティブかつ PTFRZ = 1 の場合、DBDATのデータを PWMxH に出力します。デバッグモードがアクティブかつ PTFRZ = 1 の場合、DBDATのデータを PWMxL に出力します。



2.2.5 PWM ジェネレータ x I/O 制御レジスタ(上位) 名称: PGxIOCONH

Bit

Access

15 14

R/W

13

R/W

12

R/W

11 10 9 8

R/W Reset 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0

Bit 14:12 – CAPSRC[2:0] タイムベースキャプチャ信号源選択ビット Note: ソフトウェアで CAP (PGxSTAT)に「1」を書き込む事により、いつでもキャプチャを開始できます。

値概要 111 予約済み 110 予約済み 101 予約済み 100 選択した PCI フォルト信号がアサートされた時にタイムベース値をキャプチャする 011 選択した PCI 電流制限信号がアサートされた時にタイムベース値をキャプチャする 010 選択したフィードフォワード信号がアサートされた時にタイムベース値をキャプチャする 001 選択した PCI 同期信号がアサートされた時にタイムベース値をキャプチャする 000 タイムベースキャプチャ向けにハードウェア信号源を選択しない

- ソフトウェアによるキャプチャのみ使用

Bit 8 – DTCMPSEL デッドタイム補償選択ビット

値概要 1 PCI フィードフォワード制限ロジックによりデッドタイム補償を制御する 0 PCI 同期ロジックによりデッドタイム補償を制御する

Bit 5:4 – PMOD[1:0] PWM ジェネレータ出力モード選択ビット

値概要 11 予約済み 10 PWM ジェネレータ出力はプッシュプルモードで動作する 01 PWM ジェネレータ出力は独立モードで動作する 00 PWM ジェネレータ出力は相補モードで動作する

Bit 3 – PENH PWMxH 出力ポートイネーブルビット

値概要 1 PWM ジェネレータは PWMxH 出力ピンを制御する 0 PWM ジェネレータは PWMxH 出力ピンを制御しない

Bit 2 – PENL PWMxL 出力ポートイネーブルビット

CAPSRC[2:0] DTCMPSEL

PMOD[1:0] PENH PENL POLH POLL



値概要 1 PWM ジェネレータは PWMxL 出力ピンを制御する 0 PWM ジェネレータは PWMxL 出力ピンを制御しない

Bit 1 – POLH PWMxH 出力極性ビット

値概要 1 出力ピンはアクティブ LOW 0 出力ピンはアクティブ HIGH

Bit 0 – POLL PWMxL 出力極性ビット

値概要 1 出力ピンはアクティブ LOW 0 出力ピンはアクティブ HIGH



2.2.6 PWM ジェネレータ x イベントレジスタ(下位) 名称: PGxEVTL

Bit

Access

15

R/W

14

R/W

13

R/W

12

R/W

11

R/W

10

R/W

9

R/W

8

R/W Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0

Bit 15:11 – ADTR1PS[4:0] ADC トリガ 1 ポストスケーラ選択ビット

値概要 11111 1:32 ... ... 00010 1:3 00001 1:2 00000 1:1

Bit 10 – ADTR1EN3 ADC トリガ 1 向け PGxTRIGC コンペアイベントイネーブルビット

値概要 1 PGxTRIGC レジスタコンペアイベントを ADC トリガ 1 向け信号源として有効にする 0 PGxTRIGC レジスタコンペアイベントを ADC トリガ 1 向け信号源として無効にする

Bit 9 – ADTR1EN2 ADC トリガ 1 向け PGxTRIGB コンペアイベントイネーブルビット

値概要 1 PGxTRIGB レジスタコンペアイベントを ADC トリガ 1 向け信号源として有効にする 0 PGxTRIGB レジスタコンペアイベントを ADC トリガ 1 向け信号源として無効にする

Bit 8 – ADTR1EN1 ADC トリガ 1 向け PGxTRIGA コンペアイベントイネーブルビット

値概要 1 PGxTRIGA レジスタコンペアイベントを ADC トリガ 1 向け信号源として有効にする 0 PGxTRIGA レジスタコンペアイベントを ADC トリガ 1 向け信号源として無効にする

Bit 4:3 – UPDTRG[1:0] 更新トリガ選択ビット

値概要 11 PGxTRIGA レジスタの書き込み時に自動的に UPDREQ ビットをセットする 10 PGxPHASE レジスタの書き込み時に自動的に UPDREQ ビットをセットする 01 PGxDC レジスタの書き込み時に自動的に UPDREQ ビットをセットする 00 ユーザが手動で UPDREQ ビット(PGxSTAT)をセットする必要がある

ADTR1PS[4:0] ADTR1EN3 ADTR1EN2 ADTR1EN1

UPDTRG[1:0] PGTRGSEL[2:0]



Bit 2:0 – PGTRGSEL[2:0] PWM ジェネレータトリガ出力選択ビット Note: これらのイベントは、内部の PWM ジェネレータタイムベースコンペアイベントから生成されます。

値概要 111 予約済み 110 予約済み 101 予約済み 100 予約済み 011 PGxTRIGC コンペアイベントが PWM ジェネレータトリガ 010 PGxTRIGB コンペアイベントが PWM ジェネレータトリガ 001 PGxTRIGA コンペアイベントが PWM ジェネレータトリガ 000 EOC イベントが PWM ジェネレータトリガ



2.2.7 PWM ジェネレータ x イベントレジスタ(上位) 名称: PGxEVTH

Bit

Access

15

R/W

14

R/W

13

R/W

12

R/W

11 10 9

R/W

8

R/W Reset 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0 0 0

Bit 15 – FLTIEN PCI フォルト割り込みイネーブルビット Note: 割り込みは、PCI フォルトアクティブ信号の立ち上がりエッジでのみ生成されます。

値概要 1 フォルト割り込みを有効にする 0 フォルト割り込みを無効にする

Bit 14 – CLIEN PCI 電流制限割り込みイネーブルビット Note: 割り込みは、PCI 電流制限アクティブ信号の立ち上がりエッジでのみ生成されます。

値概要 1 電流制限割り込みを有効にする 0 電流制限割り込みを無効にする

Bit 13 – FFIEN PCI フィードフォワード割り込みイネーブルビット Note: 割り込みは、PCI フィードフォワードアクティブ信号の立ち上がりエッジでのみ生成されます。

値概要 1 フィードフォワード割り込みを有効にする 0 フィードフォワード割り込みを無効にする

Bit 12 – SIEN PCI 同期割り込みイネーブルビット Note: 割り込みは、PCI 同期アクティブ信号の立ち上がりエッジでのみ生成されます。

値概要 1 同期割り込みを有効にする 0 同期割り込みを無効にする

Bit 9:8 – IEVTSEL[1:0] 割り込みイベント選択ビット

値概要 11 タイムベース割り込みを無効にする(同期、フォルト、電流制限、フィードフォワードイ

ベントは個別に有効化可能) 10 ADC トリガ 1 イベント時に CPU に割り込む 01 TRIGA コンペアイベント時に CPU に割り込む 00 EOC 時に CPU に割り込む

FLTIEN CLIEN FFIEN SIEN IEVTSEL[1:0]

ADTR2EN3 ADTR2EN2 ADTR2EN1 ADTR1OFS[4:0]



Bit 7 – ADTR2EN3 ADC トリガ 2 向け PGxTRIGC コンペアイベントイネーブルビット

値概要 1 PGxTRIGC レジスタコンペアイベントを ADC トリガ 2 向け信号源として有効にする 0 PGxTRIGC レジスタコンペアイベントを ADC トリガ 2 向け信号源として無効にする

Bit 6 – ADTR2EN2 ADC トリガ 2 向け PGxTRIGB コンペアイベントイネーブルビット

値概要 1 PGxTRIGB レジスタコンペアイベントを ADC トリガ 2 向け信号源として有効にする 0 PGxTRIGB レジスタコンペアイベントを ADC トリガ 2 向け信号源として無効にする

Bit 5 – ADTR2EN1 ADC トリガ 2 向け PGxTRIGA コンペアイベントイネーブルビット

値概要 1 PGxTRIGA レジスタコンペアイベントを ADC トリガ 2 向け信号源として有効にする 0 PGxTRIGA レジスタコンペアイベントを ADC トリガ 2 向け信号源として無効にする

Bit 4:0 – ADTR1OFS[4:0] ADC トリガ 1 オフセット選択ビット

値概要 11111 オフセット = 31 トリガイベント ... ... 00010 オフセット = 2 トリガイベント 00001 オフセット = 1 トリガイベント 00000 オフセットなし



2.2.8 PWM ジェネレータ xy PCI レジスタ(下位) (x = PWM ジェネレータ番号、y = F/CL/FF/S) 名称: PGxyPCIL

Bit

Access

15

R/W

14

R/W

13

R/W

12

R/W

11

R/W

10

R/W

9

R/W

8

R/W Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0 0 0

Bit 15 – TSYNCDIS ターミネーション同期ディセーブルビット

値概要 1 ラッチされた PCI のターミネーションは即座に発生する 0 ラッチされた PCI のターミネーションは PWM EOC 時に発生する

Bit 14:12 – TERM[2:0] ターミネーションイベント選択ビット Note:

1. 利用可能な PCI 信号源はデバイスに応じて異なります。詳細はデバイスのデータシートを参照してください。

2. ACPビット(PGxyPCIH)が「両エッジでラッチ」に設定されている場合、このオプションを選択しない事が必要です。

値概要 111 PCI 信号源 9 を選択する(1) 110 PCI 信号源 8 を選択する(1) 101 PCI 信号源 1 を選択する(PWMPCIビットによって選択された PWM ジェネレータ出力) 100 PGxTRIGC トリガイベント 011 PGxTRIGB トリガイベント 010 PGxTRIGA トリガイベント 001 自動ターミネーション (PCI 信号源のアクティブから非アクティブへの遷移時) (2) 000 手動ターミネーション (SWTERM ビット位値への「1」の書き込み時)

Bit 11 – AQPS アクセプタンスクオリファイア極性選択ビット

値概要 1 反転する 0 反転しない

Bit 10:8 – AQSS[2:0] アクセプタンスクオリファイア信号源選択ビット

値概要 111 SWPCI 制御ビットのみ (アクセプタンスクオリファイアは「0」に固定) 110 PCI 信号源 9 を選択する 101 PCI 信号源 8 を選択する 100 PCI 信号源 1 を選択する(PWMPCIビットによって選択された PWM ジェネレータ出力)

TSYNCDIS TERM[2:0] AQPS AQSS[2:0]

SWTERM PSYNC PPS PSS[4:0]



値概要 011 PWM ジェネレータのトリガ時 010 LEB のアクティブ時 001 デューティサイクルのアクティブ時(ベース PWM ジェネレータ信号) 000 アクセプタンスクオリファイアを使わない (クオリファイアは「1」に固定)

Bit 7 – SWTERM PCI ソフトウェアターミネーションビットこのビット位置に「1」を書き込む事でターミネーションイベントを生成します。このビット位置は常に「0」として読み出されます。

Bit 6 – PSYNC PCI 同期制御ビット

値概要 1 PCI 信号源を PWM EOC に同期させる 0 PCI 信号源を PWM EOC に同期させない

Bit 5 – PPS PCI 極性選択ビット


Bit 4:0 – PSS[4:0] PCI 信号源選択ビット Note: 利用可能な PCI 信号源はデバイスによって異なります。詳細はデバイスのデータシートを参照してください。

値概要 11111 PCI 信号源 31 (予約済み) ... ... 00101 PCI 信号源 5 (予約済み) 00100 PCI 信号源 4 (予約済み) 00011 PCI 信号源 3 (組み合わせトリガ B へ内部接続) 00010 PCI 信号源 2 (組み合わせトリガ A へ内部接続) 00001 PCI 信号源 1 (PWMPCI出力、MUX へ内部接続) 00000 ソフトウェア PCI 制御ビット(SWPCI) のみ



2.2.9 PWM ジェネレータ xy PCI レジスタ(上位) (x = PWM ジェネレータ番号、y = F/CL/FF/S) 名称: PGxyPCIH

Bit

Access

15

R/W

14

R/W

13

R/W

12

R/W

11 10

R/W

9

R/W

8

R/W Reset 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

R/W

R/W

R/W

R/W

R/W

R/W

R/W

R/W

Reset 0 0 0 0 0 0 0 0

Bit 15 – BPEN PCI バイパスイネーブルビット

値概要 1 PCI機能を有効にし、ローカル PCIロジックをバイパスする(BPSELビットによって選択

された PWMジェネレータ内の PCI機能によってこの PWMジェネレータを制御する) 0 PCI 機能をバイパスしない

Bit 14:12 – BPSEL[2:0] PCI バイパス信号源選択ビット Note: 選択された PWM ジェネレータが存在しない場合は「0」を選択します。

値概要 111 BPEN = 1 の場合、PWM ジェネレータ 8 の PCI ロジックから PCI 制御を供給する 110 BPEN = 1 の場合、PWM ジェネレータ 7 の PCI ロジックから PCI 制御を供給する 101 BPEN = 1 の場合、PWM ジェネレータ 6 の PCI ロジックから PCI 制御を供給する 100 BPEN = 1 の場合、PWM ジェネレータ 5 の PCI ロジックから PCI 制御を供給する 011 BPEN = 1 の場合、PWM ジェネレータ 4 の PCI ロジックから PCI 制御を供給する 010 BPEN = 1 の場合、PWM ジェネレータ 3 の PCI ロジックから PCI 制御を供給する 001 BPEN = 1 の場合、PWM ジェネレータ 2 の PCI ロジックから PCI 制御を供給する 000 BPEN = 1 の場合、PWM ジェネレータ 1 の PCI ロジックから PCI 制御を供給する

Bit 10:8 – ACP[2:0] PCI アクセプタンスロジックモード選択ビット Note:

1. TERMビット(PGxyPCIL)が「自動ターミネーション」に設定されている場合、このオプションを選択しない事が必要です。

値概要 111 予約済み 110 予約済み 101 ラッチ両エッジ(1) 100 ラッチ立ち上がりエッジ 011 ラッチ 010 両エッジ 001 立ち上がりエッジ 000 レベル

BPEN BPSEL[2:0] ACP[2:0]

SWPCI SWPCIM[1:0] LATMOD TQPS TQSS[2:0]



Bit 7 – SWPCI ソフトウェア PCI 制御ビット

値概要 1 SWPCIM制御ビットによって割り当てられた PCI ロジックに対して「1」を駆動する 0 SWPCIM制御ビットによって割り当てられた PCI ロジックに対して「0」を駆動する

Bit 6:5 – SWPCIM[1:0] ソフトウェア PCI 制御モードビット

値概要 11 予約済み 10 SWPCI ビットをターミネーションクオリファイアロジックに割り当てる 01 SWPCI ビットをアクセプタンスクオリファイアロジックに割り当てる 00 SWPCI ビットを PCI アクセプタンスロジックに割り当てる

Bit 4 – LATMOD PCI SR ラッチモードビット

値概要 1 SR ラッチは、「ラッチ」アクセプタンスモードでリセット 0 SR ラッチは、「ラッチ」アクセプタンスモードでセット

Bit 3 – TQPS ターミネーションクオリファイア極性選択ビット


Bit 2:0 – TQSS[2:0] ターミネーションクオリファイア信号源選択ビット Note:

1. 極性制御ビット(TQPS)は、これらの選択に対して影響を与えません。

値概要 111 SWPCI 制御ビットのみ (クオリファイアは「1」に固定) 110 PCI 信号源 9 を選択する 101 PCI 信号源 8 を選択する 100 PCI 信号源 1 を選択する(PWMPCIビットによって選択された PWM ジェネレータ出力) 011 PWM ジェネレータのトリガ時 010 LEB のアクティブ時 001 デューティサイクルのアクティブ時(ベース PWM ジェネレータ信号) 000 ターミネーションクオリファイアを使わない (クオリファイアは「1」に固定)



2.2.10 PWM ジェネレータ x リーディングエッジブランキングレジスタ(下位) 名称: PGxLEBL

Bit 15 14 13 12 11 10 9 8

LEB[15:3] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

LEB[15:3] [2:0] Access R/W R/W R/W R/W R/W R R R

Reset 0 0 0 0 0 0 0 0

Bit 15:3 – LEB[15:3] リーディングエッジブランキング周期ビットリーディングエッジブランキングの周期です。ブランキング周期の最下位 3 ビットは使いません(ブランキング分解能は 8 PGx_clks です)。最小ブランキング周期は 8 PGx_clks (LEB = 0)です。

Bit 2:0 – [2:0] 読み出し専用ビット



2.2.11 PWM ジェネレータ x リーディングエッジブランキングレジスタ(上位) 名称: PGxLEBH

Bit

Access

15 14 13 12 11 10

R/W

9

R/W

8

R/W Reset 0 0 0

Bit

7

6

5

4

3

2

1

0

Access

Reset

R/W

0

R/W

0

R/W

0

R/W

0

Bit 10:8 – PWMPCI[2:0] PCI 向け PWM 信号源選択ビット Note: 選択された PWM ジェネレータ信号源は LEB カウンタに対して影響を与えません。この信号源は PCI 入力、PCI クオリファイア、PCI ターミネータ、PCI ターミネーションクオリファイアのいずれかとして使えます(詳細は PGxyPCIL および PGxyPCIH レジスタの説明参照)。

値概要 111 PWM ジェネレータ 8 出力を PCI ロジック向けに提供する 110 PWM ジェネレータ 7 出力を PCI ロジック向けに提供する 101 PWM ジェネレータ 6 出力を PCI ロジック向けに提供する 100 PWM ジェネレータ 5 出力を PCI ロジック向けに提供する 011 PWM ジェネレータ 4 出力を PCI ロジック向けに提供する 010 PWM ジェネレータ 3 出力を PCI ロジック向けに提供する 001 PWM ジェネレータ 2 出力を PCI ロジック向けに提供する 000 PWM ジェネレータ 1 出力を PCI ロジック向けに提供する

Bit 3 – PHR PWMxH 立ち上がりエッジトリガイネーブルビット

値概要 1 PWMxH の立ち上がりエッジで LEB 期間カウンタをトリガする 0 LEB は PWMxH の立ち上がりエッジを無視する

Bit 2 – PHF PWMxH 立ち下がりエッジトリガイネーブルビット

値概要 1 PWMxH の立ち下がりエッジで LEB 期間カウンタをトリガする 0 LEB は PWMxH の立ち下がりエッジを無視する

Bit 1 – PLR PWMxL 立ち上がりエッジトリガイネーブルビット

値概要 1 PWMxL の立ち上がりエッジで LEB 期間カウンタをトリガする 0 LEB は PWMxHL の立ち上がりエッジを無視する

Bit 0 – PLF PWMxL 立ち下がりエッジトリガイネーブルビット

PWMPCI[2:0]

PHR PHF PLR PLF



値概要 1 PWMxL の立ち下がりエッジで LEB 期間カウンタをトリガする 0 LEB は PWMxL の立ち下がりエッジを無視する



2.2.12 PWM ジェネレータ x 位相レジスタ名称: PGxPHASE

Bit 15 14 13 12 11 10 9 8

Access

Reset R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

Bit

7

6

5

4

3

2

1

0

PGxPHASE[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – PGxPHASE[15:0] PWM ジェネレータ x 位相レジスタビット

PGxPHASE[15:8]



2.2.13 PWM ジェネレータ x デューティサイクルレジスタ名称: PGxDC

Bit 15 14 13 12 11 10 9 8

Access

Reset R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

Bit

7

6

5

4

3

2

1

0

PGxDC[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – PGxDC[15:0] PWM ジェネレータ x デューティサイクルレジスタビット Note: 0x0008 未満(高分解能モードでは 0x0020 未満)のデューティサイクル値は使えません。

PGxDC[15:8]



2.2.14 PWM ジェネレータ x デューティサイクル調整レジスタ名称: PGxDCA

Bit 15 14 13 12 11 10 9 8

Access Reset

Bit

7

6

5

4 3

2

1

0

PGxDCA[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 7:0 – PGxDCA[7:0] PWM ジェネレータ x デューティサイクル調整値ビット選択された PCI 信号源の状態に応じて、PGxDCA 値を PGxDC レジスタ内の値に加算する事で実効デューティサイクルを生成します。PGxDCA 値は、PCI 信号源がアクティブな時に加算されます。



2.2.15 PWM ジェネレータ x 周期レジスタ名称: PGxPER

Bit 15 14 13 12 11 10 9 8

Access

Reset R/W

0 R/W

0 R/W

0 R/W R/W

0 0 R/W

0 R/W

0 R/W

0

Bit

7

6

5

4 3

2

1

0

PGxPER[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – PGxPER[15:0] PWM ジェネレータ x 周期レジスタビット Note: 0x0010 未満(高分解能モードでは 0x0080 未満)の周期値は使えません。

PGxPER[15:8]



2.2.16 PWM ジェネレータ x トリガ A レジスタ名称: PGxTRIGA

Bit 15 14 13 12 11 10 9 8

Access

Reset R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

Bit

7

6

5

4

3

2

1

0

PGxTRI GA[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – PGxTRIGA[15:0] PWM ジェネレータ x トリガ A レジスタビット

PGxTRIGA[15:8]



2.2.17 PWM ジェネレータ x トリガ B レジスタ名称: PGxTRIGB

Bit 15 14 13 12 11 10 9 8

Access

Reset R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

Bit

7

6

5

4

3

2

1

0

PGxTRI GB[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – PGxTRIGB[15:0] PWM ジェネレータ x トリガ B レジスタビット

PGxTRIGB[15:8]



2.2.18 PWM ジェネレータ x トリガ C レジスタ名称: PGxTRIGC

Bit 15 14 13 12 11 10 9 8

Access

Reset R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

Bit

7

6

5

4

3

2

1

0

PGxTRI GC[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – PGxTRIGC[15:0] PWM ジェネレータ x トリガ C レジスタビット

PGxTRIGC[15:8]



2.2.19 PWM ジェネレータ x デッドタイムレジスタ(下位) 名称: PGxDTL

Bit 15 14 13 12 11 10 9 8

DTL[13:8] Access R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

DTL[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 13:0 – DTL[13:0] PWMxL デッドタイム遅延ビット Note: HREN (PGxCONL) = 0 の場合、DTLビットは使えません。



2.2.20 PWM ジェネレータ x デッドタイムレジスタ(上位) 名称: PGxDTH

Bit 15 14 13 12 11 10 9 8

DTH[13:8] Access R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0

Bit

7

6

5

4

3

2

1

0

DTH[7:0] Access R/W R/W R/W R/W R/W R/W R/W R/W

Reset 0 0 0 0 0 0 0 0

Bit 13:0 – DTH[13:0] PWMxH デッドタイム遅延ビット Note: HREN (PGxCONL) = 0 の場合、DTHビットは使えません。



2.2.21 PWM ジェネレータ x キャプチャレジスタ名称: PGxCAP

Bit 15 14 13 12 11 10 9 8

PGxCAP[15:8] Access R R R R R R R R

Reset 0 0 0 0 0 0 0 0

Bit

7

6

5

4 3

2

1

0

PGxCAP[7:0] Access R R R R R R R R

Reset 0 0 0 0 0 0 0 0

Bit 15:0 – PGxCAP[15:0] PGx タイムベースキャプチャビット

Note: 標準分解能モード中は、PGxCAPビットが「0」として読み出されます。高分解能モード中は、PGxCAPビットが「0」として読み出されます。ソフトウェアで PGxCAPに「1」を書き込む事により、キャプチャイベントを手動で開始できます。

dsPIC33/PIC24 FRM アーキテクチャの概要


3. アーキテクチャの概要

PWM モジュールは複数の PWM ジェネレータ(PGx)と、それらに共通の制御および機能セットで構成されます。各 PWM ジェネレータは別々に設定でき、複数の PWM ジェネレータを使って複雑な多相システムを構成する事もできます。また、これらの PWM ジェネレータを使って複雑なトリガ、保護、ロジック機能を実装する事もできます。概略ブロック図を図 3-1 に示します。

図 3-1. PWM モジュールの概略ブロック図

各 PWM ジェネレータは独立した周辺モジュールとして機能します(他の PWM ジェネレータとは無関係に個別に有効にできます)。各 PWM ジェネレータは信号ジェネレータと出力制御ブロックで構成されます。

PWM ジェネレータは「イベント」を使って他の PWM ジェネレータ、A/D 変換、外部動作をトリガします。各 PWM ジェネレータはトリガ入力を受けてトリガ出力を生成します。トリガが入力されると、PWM ジェネレータは新しい PWM 周期を開始します。トリガ出力は、トリガ時間値と PWM ジェネレータのタイマ値が一致した時に生成されます。

出力制御ブロックは、出力ピンへ供給するベース PWM 信号を切り換える事ができる他、以下を含む各種機能を備えています。

• 出力モードの選択(相補、プッシュプル、独立) • デッドタイムジェネレータ • PWM 制御入力(PCI)ブロック • リーディングエッジブランキング(LEB) • オーバーライド

各 PWM ジェネレータの出力ブロックは、2 つの PWM 出力ピンの制御に割り当てられます。出力ブロックは、各種の用途(フォルト検出、外部トリガ、他の周辺モジュールとの連携等)に使える PWM 制御入力(PCI)を備えています。LEB ブロックは、PWM サイクルの特定期間中に PCI 入力を無視する事を可能にします。オーバーライドブロックは、各種イベント (フォルト、電流制限、フィードフォワード制御等)中の PWM 出力ピンの状態を決定します。1 つの PWM ジェネレータのブロック図を図 3-2 に示します。



図 3-2. 1 つの PWM ジェネレータのブロック図

PWM ジェネレータはトリガに基づいて動作します。1 つの PWM サイクルを生成するには、SOC (Start of Cycle)トリガが必要です。このトリガは内部で生成する事も外部から入力する事ができます。図 3-3 に、SOC および EOC (End of Cycle)イベントを含む基本的な PWM 波形を示します。サイクルの開始時にPWMxH 出力は「アクティブ」(論理 HIGH)に遷移し、内部カウンタがデューティサイクル値に達した時点で PWMx 出力は「非アクティブ」(論理 LOW)に遷移します。カウンタ値が周期値に達した時点で EOCとなります。

一部の動作モードと出力モードでは、複数のカウンタサイクルを使って 1 つの PWM サイクルを生成します。詳細は「PWM モード」と「出力モード」を参照してください。



図 3-3. 基本的な PWM 波形

SOC EOC

dsPIC33/PIC24 FRM 動作


4. 動作

4.1 マスタクロック

PWM モジュールは、モジュールの最上流レベルでクロック機能を提供します。各 PWM ジェネレータは別々にクロック源を選択できます(図 4-1 参照)。PWM モジュールへのクロック入力は、MCLKSEL制御ビット(PCLKCON)を使って選択します。利用可能なクロック入力はデバイスによって異なります。詳細はデバイスのデータシートを参照してください。各 PWM ジェネレータインスタンス向けのクロックは、CLKSEL制御ビット(PGxCONL)を使って選択します。詳細は「PWM ジェネレータのクロック」を参照してください。PWM ジェネレータを動作させるには、そのジェネレータのCLKSELx ビットを既定値から変更する必要があります。

図 4-1. PWM ジェネレータのクロック

Note:

1. 利用可能なクロック入力はデバイスによって異なります。詳細は各デバイスのデータシートを参照してください。

Note: MCLKSELに非 0 値を書き込むと、PWM ジェネレータの有効/無効に関係なく、選択されたクロック源が要求されて有効になります。これにより、例えば、あるクロックを PWM クロック源として使う前に、PLL を要求してウォームアップする事ができます。全ての PWM ジェネレータを無効にする場合、デバイスの消費電力を最小化するために MCLKSELビットを「00」に設定します。 ON ビット(PGxCONL) = 1 の時に MCLKSELまたは CLKSELビットを変更してはいけません。

4.2 クロック同期

PWM モジュールのクロック領域は CPU のシステムクロックから分離されているため、SFR の読み出しに関連して同期遅延が生じます。この遅延は、CPU クロック(sys_clk)速度と PWM ジェネレータクロック(PGx_clk)速度の関係によって決まります。通常は CPU クロックの方が遅く、SFR データは最大で 1 sys_clk まで遅延する可能性があります。また、各 PWM ジェネレータは互いに異なる速度で動作でき、これは PWM ジェネレータ同士の相互作用に影響を及ぼす可能性があります。



PWM

2 •

一部の動作モードでは、1 つの PWM「サイクル」を生成するために複数の周期一致を使います。各種動作モードのタイミングの式を以下に示します。

式: PWM 周期の計算(標準分解能)

エッジアライン、可変位相動

作モード FPGx_clk PGxPER + 1

FPGx_clk

PGXPER = 1 FPWM

FPWM = スイッチング周波数 PWM 周期 = 1/FPWM

ンターアラインモード、エッジアラインおよび可変位相モード (プ

ッシュプル出力モード) FPGx_clk

F = 2 • (PGxPER + 1)

FPGx_clk PGxPER = 1

PWM

センターアライン動作モー

ド (プッシュプル出力モード) FPGx_clk

式: PWM デューティサイクル、位相、トリガ、デッドタイムの計算(標準分解能)

MDC or PGxDC(A) = (PGxPER • Duty Cycle) – 1

Duty Cycle : 0～100%

MPHASE or PGxPHASE = (FPGx_clk • Phase) – 1

PGxTRIGy = (FPGx_clk • Trigger Offset) – 1 (y = A, B or C)

PGxDTy = (FPGx_clk • Dead Time) – 1 (y = H or L)

Phase、Trigger Offset、Dead Time の単位は時間(ms、µs、ns)

4.3 PWM ジェネレータ(PG)機能 PWM モジュールの大部分の機能と制御は個々の PWM ジェネレータで提供され、各 PWM ジェネレータの SFR を使って制御します。PWM ジェネレータはトリガに基づいて動作します。PWM ジェネレータが1 つの PWM サイクルを生成するには、SOC (Start of Cycle)トリガ信号を受け取る必要があります。



トリガ信号は PWM ジェネレータの外部で生成できます。あるいは、PWM ジェネレータ自身でトリガする事ができます。PWM サイクルの終端に達すると、PWM ジェネレータは EOC (End of Cycle)トリガを生成します。このトリガは、他の PWM ジェネレータに対するトリガとして使えます。

複数の PWM ジェネレータが互いに異なる周波数で動作する場合、PCI 同期ブロックを使ってそれらのトリガを同期させる事ができます。

4.3.1 PWM ジェネレータのクロック

各 PWM ジェネレータは別々のクロックを使って動作できるため、最大限の柔軟性が得られます。CLKSELビット(PGxCONL)により、以下の 4 通りのクロックオプションが選択できます。

1. クロックなし(最低消費電力状態) 2. MCLKSELの出力 3. クロック分周器の出力 4. 周波数スケーラの出力

この設定柔軟�

high-resolution pwm with fine edge...

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