High-Performance Poly-Si TFTs Fabricated by Implant-to-Silicide T

echnique

IEEE ELECTRON DEVICE LETTERS, VOL. 26, NO. 3, MARCH 2005

陳宜琳

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為了要整合週邊驅動電路在同一塊玻璃基板上，我們需要高 比值 (TFT device more and more smaller) 。 ITS 技術，其製程簡單，且在約 600 ， 快速形成 ultra short shallow SDE ，此 ultra short shallow SDE 能降低短通道效應及降低寄生電阻。

What is ITS (Implant To Silicide) ：S/D 的摻雜是利用離子佈植的方式，形成 ultra short shallow S/D extension (SDE) 。而由此形成的 TFT ，稱之為 FSD TFT (Fully silicided S/D TFT) 。

C

Why we use ITS ：

off

onI

I

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FSD TFT by ITS ：

優點： 因為極淺的 S/D→ 較好的短通道特性，但阻值高 。 因為極短的 S/D→ 有效減低寄生電阻 。 製程簡單，植入後的回火處理 ( 利用 RTA) 時間

較短，且摻雜物的擴散速度快→產量高。 因為做 S/D 的佈植時，不會損害 Poly-Si

layer 即表面 defect 較少→接面漏電流較小 (Qot

少 ) 。 因為使用 RTA 回火→ Thermal Budget 較低。

PR

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FSD TFT 與 conventional Poly-Si TFT(CN TFT) 比較

FSD TFT CN TFT

S/D 製作方法 Implant Implant

annealing RTA 高溫爐回火溫度及時間 600 度、時間短 600 度、時間長

產量 高 低Thermal budget

低 高

短通道特性 較佳 較差

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Step 2 ： the a-Si layer was recrystallized by SPC at 600 for 24h in then etching.

Substrate

a-SiStep 1 ： dep. a-Si for 45 nm at 550 using LPCVD.C

2NC Substrate

Poly-Si

FSD TFT process ：

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Step 4 ： dep. a 100 nm CVD oxide layer and anisotropically etched to form a sidewall spacer abutting the poly-Si gate. Substrate

Poly-SiGate oxide

Poly-Si gate

Sidewall spacer(oxide)

Step 3 ： a 45 nm CVD gate oxide and a-Si layer 100 nm were deposited then etching. Substrate

Poly-SiGate oxide

Poly-Si gate

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Step 6 ： implant P ions at 30 KeV. P ions were diffused out of silicide to form an ultrashort SDE by a low-temperature RTA at 600 for 30s in . (P 原子在 Ni silicide 中的溶解度很低，其擴散及堆積在 silicide 表面形成 SDE )

C

2NSubstrate

Poly-SiGate oxide

Poly-Si gateNi-silicide

P ions

SubstratePoly-Si

Gate oxidePoly-Si gateNi-silicide

SDE

Step 5 ： dep. a thin Ni layer 22 nm by RTA at 500 for 40s to form the FSD and wet etching (SPM→ 3:1).

CSubstrate

Poly-SiGate oxide

Poly-Si gateNi-silicide

Ni-silicide

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(Transfer characteristics)

線性區 = 0.1VdV飽和區 = 5VdV

(Device characteristics)

特性均變較佳

特性：

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(Out characteristics)

(The width-normalized ON resistance)

上圖顯示， FSD 比 CN 有較大的 driving current ，尤其是在越大的閘極偏壓下；因為越大的閘極偏壓，其通道的電阻值越小。

下圖顯示 ( 線性區 ) ，在閘極加不同的偏壓，描繪每一條曲線，最後會交集在同一點，即為 。下圖為 FSD TFT 。CN TFT 亦使用同樣方式可求得 為 20k 。

PRPR

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( 短通道效應 - roll off)TV

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結論

利用 ITS 方法製作的 TFT 性質比 CN TFT 還要好。最大好處在於 ultra short shallow S/D extension 結構，使擁有較好的短通道特性及低的寄生電阻；而且製程簡單 ( 成本低 ) 、快速 ( 產量高 ) 、並且短時間的製程( 回火時間短，熱預算即小 ) 。