1

○関拓也1、来山大祐1、角嶋邦之2、Parhat Ahmet1、筒井一生2、

西山彰2、杉井信之2、名取研二1、服部健雄1、岩井洋1

1東工大フロンティア研、 2東工大総理工

2011年秋季第72回 応用物理学会学術講演会

Tokyo Institute of Technology

高温短時間熱処理を用いた希土類MOSキャパシタへのTiNキャップ効果

TiN Capping Effect on High Temperatuer Annealed RE-Oxide Capacitors for Scaled EOT

high-k/Si直接接合構造における界面準位の定量化について

Estimation of Interface and Oxide Defects in Direct Contact High-k/Si Structure

by Conductance Method

0

0.5

1

1.5

2

2.5

3

-1.2 -0.7 -0.2 0.3 0.80

0.05

0.1

0.15

0.2

0.25

0.3測定

理想La-Silicate/SiSiO2/Si

Voltage (V)

Cap

acita

nce

(µF/

cm2 )

@100 kHz

Gate

SiO2

Hf-based Oxide 0.5

~0.7nmSi-substrate

Gate

Si-substrate

La2O3

La-Silicate0.40.50.60.70.80.9

11.1

2009 2011 2013 2015

等価酸化膜厚

(EO

T) (n

m)

YEAR

Planar Bulk MOSFETITRS 2010ロードマップ

EOT = 0.5nmが要求される

研究背景

La2O3/Si直接接合の容量電圧特性(CV特性)がSiO2/Siと異なる

La2O3の利点●高い比誘電率(k=23.4)●広いバンドギャップ(Eｇ=5.6 V)●比誘電率の高いSilicate層を形成し直接接合可能

La2O3 /Siの直接接合構造の

CV特性の説明が必要

La2O3は、SiO2界面層を用いず、直接接合が可能であり、300cm2/Vsを超える高いキャリア移動度が得られている。→次世代ゲート絶縁膜として期待されている

2

101 102 103 104 105 106 107

2.5

2

1.5

0.5

1

0

3 5

4

3

2

1

0

Frequency (Hz)

Gp

/ω(F

/cm

2 )

(x 10-9)(x 10-6)

SiO2/Si

La-Silicate/Si

SiO2では

測定されなかったピーク

E-Ei = 0.12 eV

T. Kubota, et. al., 2011年春季応用物理学会

低周波側に膜中欠陥とみられるピークが出現

La2O3(La-silicate)/Si直接接合のコンダクタンススペクトル

界面トラップ

膜中トラップ

3

4

EC

Ef

EV

SiOxide

界面・膜中の

トラップが減少

①キャリアをトラップ→MOSFET中のしきい値の変動

②トラップされたキャリアのクーロン散乱→移動度の減少

③生成再結合中心として働く→リーク電流の増加

界面・膜中のトラップが及ぼす悪影響

界面トラップ

膜中トラップ

本研究の目的

目的

界面や絶縁膜中の欠陥量の熱処理依存性をコンダクタンス法を用いて評価する

デバイス特性が向上

Cot

RotCS

COX

Cit

Rit

Gt

5

( ) ( )22 11 ot

otot

it

ititP qDqDGωτωτ

ωτωτ

ω ++

+= τit (ψS) = RitCit

Dit (ψS) = Cit /q

理論値

変換①

測定回路

Cm Gm

比較

T. Kubota, et. al., 2011年春季応用物理学会

コンダクタンス法のスペクトル解析

欠陥準位を求めるため、等価変換を行う

等価変換回路

COX

Gt

GPCP

等価並列回路

( )( ) ( )222

2

mOXtm

OXtmP

CCGGCGGG

−+−−

=ω

ωω

①

測定値

( )[ ] ( )( )2

2

11ln

2 ot

ototSSit

it

itP DqdPDqGωτ

τωψψωτωτω +

+⎮⌡⌠ +=

∞

∞− ②

③

Interface trap（界面）

Oxide trap(膜中)

MOSCAPの等価回路モデル

連続エネルギーレベル、表面電位の揺らぎを考慮

6

SPM洗浄、HF処理

Si基板のパターニングMBEにより、La2O3を4 nm 堆積

測定

RFスパッタ法により、Wを5～6 nm 堆積

RFスパッタ法により、TiN を堆積フォトリソグラフィ

RIEによりパターニング

F･G中で 400,500,600℃ ，2 s アニールor

500℃ 30分アニール真空蒸着法で裏面にAl電極を形成

W 6 nm

4 nm

TiN

Si

Al

La2O3

実験プロセスn-Si(100) 基板

1.00E-04

1.00E-03

1.00E-02

1.00E-01

-0.1 0 0.1 0.2 0.3 0.4 0.5 0.6

Cap

ture

and

Em

mis

ion

Tim

e C

onst

ant(s

)

E-Ei(eV)

10-3

10-4

10-2

0 0.2 0.3 0.4 0.5 0.6－0.1

10-1

0.1

W

La2O3

TiN

Si

0.0E+00

5.0E-07

1.0E-06

1.5E-06

2.0E-06

2.5E-06

3.0E-06

1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07

Gp/ω

(F/c

m2 )

0.0

0.5

1.0

2.0

2.5

(×10-6)3.0

102 103 104 105 106 107

ω (rad/s)

1.5

測定値界面トラップ 理論値

膜中トラップ 理論値

7

熱処理時間によるスペクトルの変化

シリケートの膜厚が厚くなるにつれ膜中欠陥のピークが低周波側へシフト

膜中欠陥はLa2O3/silicate界面に存在すると考察

2秒

30分

W

La2O3

Si

TiN

Si

La-Silicate

W

La2O3

Si

TiN

Si

La-Silicate

2秒

30分

アニール前 2秒 30分

@500℃，Vg＝Vfb

2s 30分EOT(nm) 0.77 1.12

1.0E+10

1.0E+11

1.0E+12

1.0E+13

1.0E+14

-0.1 0 0.1 0.2 0.3 0.4 0.5

E-Ei(eV)0.0 0.1 0.2 0.3 0.4 0.5－0.1

1014

1013

1012

1011

10101E+13

1E+14

-0.1 0 0.1 0.2 0.3 0.4 0.5

E-Ei(eV)0.0 0.1 0.2 0.3 0.4 0.5－0.1

1014

1013

500℃では熱処理時間を長くしても膜中欠陥は減少しない

熱処理時間が短い方が界面準位密度が減少

膜中(低周波側) 界面(高周波側)

2秒

30分

2秒

30分

Dot

(eV-1

cm-2

)

Dit(

eV-1

cm-2

)

8

界面と膜中の熱処理時間の比較

500℃ 500℃

0

0.001

0.002

0.003

0.004

-0.1 0 0.1 0.2 0.3 0.4 0.5

Cap

ture

and

Em

mis

ion

Tim

e C

onst

ant(s

)

E-Ei(eV)

0.0

2.0

1.0

3.0

4.0(×10-3)

0.0 0.1 0.2 0.3 0.4 0.5－0.19

高温ほど膜中欠陥の時定数が増加

コンダクタンスの熱処理温度依存性の結果からも、膜中欠陥がLa2O3/silicate界面に存在することが示唆された

高温ほどピークの高さが減少

シリケートの膜厚が厚くなり、La2O3/silicate界面の欠陥が基板から遠くなった

高い温度で熱処理をすることで膜中欠陥の形成を抑制できることを示唆

熱処理温度依存性

600℃

500℃

400℃

0.0E+00

5.0E-07

1.0E-06

1.5E-06

2.0E-06

2.5E-06

3.0E-06

1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07

Gp/ω

(F/c

m2 )

0.0

0.5

1.0

2.0

2.5

(×10-6)3.0

102 103 104 105 106 107

ω (rad/s)

1.5

400℃

600℃

500℃アニール2秒，

Vg＝Vfb

温度(℃) 400 500 600

EOT(nm) 0.70 0.77 0.98

0.0E+00

1.0E+13

2.0E+13

3.0E+13

4.0E+13

-0.1 0 0.1 0.2 0.3 0.4 0.5

Dot

(eV-

1 cm

-2)

E-Ei(eV)0.0 0.1 0.2 0.3 0.4 0.5－0.1

0.0

2.0

1.0

3.0

4.0(×1013)

10

熱処理温度が高温

膜中欠陥は、熱処理温度が高いほど減少

膜中と界面の熱処理温度の比較

600℃

500℃

400℃

膜中トラップ 減少

1.00E+10

1.00E+11

1.00E+12

1.00E+13

1.00E+14

0.00E+00 1.00E-01 2.00E-01 3.00E-01 4.00E-01 5.00E-01 6.00E-01

Dit(

eV-1

cm-2

)E-Ei(eV)

0.0 0.1 0.2 0.3 0.4 0.5－0.1

1014

1012

1013

1011

1010

界面(高周波側)

600℃

500℃400℃

アニール時間 2秒

膜中(低周波側)

アニール時間 2秒

400～600℃の温度範囲では界面特性に大きな差はない

11

・膜中欠陥が原因と見られるピークの時定数とLa-Silicateの形成量に強い関係が見られ、膜中欠陥がLa-SilicateとLa2O3の界面に存

在していることを示唆

・膜中欠陥を減少させるためには、熱処理時間を長くするよりも熱処理温度を高くすることが効果的

まとめ

・high-k/Si直接接合の特徴的なCV特性を説明するモデルができた

12

ご清聴 ありがとうございました

本研究はNEDOの支援により実施された

謝辞

12

1313

1414

バックアップ

15

J. A. Ng et al., IEICE Electronics Express 3 (2006) 316

Ｌａ２Ｏ３移動度

0.0E+00

5.0E-07

1.0E-06

1.5E-06

2.0E-06

2.5E-06

3.0E-06

1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07

Gp/ω

(F/c

m2 )

0.0

0.5

1.0

2.0

2.5

(×10-6)3.0

102 103 104 105 106 107

ω (rad/s)

1.5

16

熱処理温度依存性

400℃

600℃

500℃

アニール時間 2秒，Vg＝Vfb

0.4

0.6

0.8

1

1.2

1.4

1.6

1.8

2

400 500 600 700 800 900 1000

W/La2O3(3 nm)/n-Si

EOT(

nm)

Annealing temperature(oC)

PMA 2 s

PMA 30 minシリケートの形成量が増加し、EOTが増加している。

La2O3+Si+nO2→La2SiO5, La10(SiO4)6O3La9.33Si6O26, La2Si2O7

D. Kitayama, et. al., 2009年秋季応用物理学会

熱処理時間によるSilicate

17

18

( ) ( )22 11 ot

otot

it

ititP qDqDGωτωτ

ωτωτ

ω ++

+=

(単一エネルギー)

τit (ψS) = RitCitDit (ψS) = Cit /q

①(理論値)

18

( ) ( )22 11 ot

ot

it

itSP

CCCCωτωτ +

++

+=

( )[ ]( )2

2

11ln

2 ot

ototit

it

itP DqqDGωτ

τωωτωτω +

++=

τot (ψS) = RotCotDot (ψS) = Cot /q

実際にはそれぞれの準位の間隔が近いので連続的な値として測定される

酸化膜および界面の電荷分布が不均一であるため、表面電位の分散を考慮

( )[ ] ( )( )2

2

11ln

2 ot

ototSSit

it

itP DqdPDqGωτ

τωψψωτωτω +

+⎮⌡⌠ +=

∞

∞−

( ) ( )⎟⎟

⎠

⎞

⎜⎜

⎝

⎛ −−= 2

2

2 2exp

21

σψψ

πσψ SS

SP

正規分布を仮定

(連続エネルギー)

(統計値モデル)

界面準位を求めるための等価変換

19

0.0E+00

5.0E-07

1.0E-06

1.5E-06

2.0E-06

2.5E-06

3.0E-06

1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07 1.E+08

0.0E+00

5.0E-08

1.0E-07

1.5E-07

2.0E-07

2.5E-07

3.0E-07

3.5E-07

4.0E-07

4.5E-07

1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07 1.E+08

3.6138E-07

0.0E+00

5.0E-07

1.0E-06

1.5E-06

2.0E-06

2.5E-06

1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07 1.E+08

Gp/

ω (F

/cm

2 )

1.0

2.0

3.0

4.0

5.0

(×10-7)

6.0

102 103 104 105 106 107

ω (rad/s)

②

Gp/

ω (F

/cm

2 )

1.0

2.0

3.0

4.0

5.0

(×10-7)6.0

102 103 104 105106 107

ω (rad/s)低周波数側(膜中欠陥)と高周波側(界面準位)のピークを切り分けて考察する

測定値のフィッティング

Gp/

ω (F

/cm

2 )

1.0

2.0

3.0

4.0

5.0

(×10-7)6.0

102 103 104 105106 107

( )( ) ( )222

2

mOXtm

OXtmP

CCGGCGGG

−+−−

=ω

ωω

③

( )[ ] ( )( )2

2

11ln

2 ot

ototSSit

it

itP DqdPDqGωτ

τωψψωτωτω +

+⎮⌡⌠ +=

∞

∞−

特徴

Quasi-static法

ミッドギャップ付近のDitを精度よく求められるが、Dit以外の情報が求められない

コンダクタンス法

キャリアの捕獲・放出時定数や捕獲断面積を求められ、キャパシタで評価可能だが、

空乏領域以外の解析が複雑

ターマン法高周波数によるC-V測定のみで求められるが、

C-Vにコブが現れると評価できない

チャージポンピング法

絶縁膜が薄いデバイスでも評価可能であり、Ditの他に捕獲断面積なども求められる

20

Dieter K. Schroder: “Semiconductor Material and Device Characterization 3rd Edition” (2006).谷口研二: “シリコン熱酸化膜とその応用~基礎物性から超LSIへの応用まで~” (1991).

界面準位密度(Dit)の評価方法

Vfb EOT30min500 ℃ -0.31 1.122s400℃ -0.75 0.70500℃ -0.80 0.77600℃ -1.0 0.98

測定値

21

22

膜中欠陥のピークがLa2O3/La‐silicate界面の位置に影響を受けると予想。

La-Silicate/Si構造の界面欠陥と膜中欠陥のモデルを考え定量化し、熱処理依存性を調べる。

Gate

Si-substrate

Gate

Si-substrate

La2O3

La2O3Annealing

La-Silicate1 nm

La2O3

La-silicate

Si

PMA 500oC, 30min

k = 23

k = 8~14

23

La-Silicate/Si構造でのみ見られたピークは膜中欠陥によるものだと考えられる

101 102 103 104 105 106 107

2.5

2

1.5

0.5

1

0

3 5

4

3

2

1

0

Frequency (Hz)

Gp

/ω(F

/cm

2 )

(x 10-9)(x 10-6)

SiO2/Si

La-Silicate/Si

SiO2では

測定されなかったピーク

E-Ei = 0.12 eV

酸化膜トラップ

EC

Ef

EV

Si

界面トラップ

Oxide

高周波には追従できない。捕獲・放出の時定数が長い。電子が長い距離を移動。→伝導帯から遠くにトラップの存在するところがある。

→準位が遠いところにある。

<低周波側のピーク>

La2O3ゲート絶縁膜の界面特性

0 . 0 E + 0 0

5 . 0 E - 0 7

1 . 0 E - 0 6

1 . 5 E - 0 6

2 . 0 E - 0 6

2 . 5 E - 0 6

3 . 0 E - 0 6

1 . E + 0 1 1 . E + 0 2 1 . E + 0 3 1 . E + 0 4 1 . E + 0 5 1 . E + 0 6 1 . E + 0 7

ω (rad/s)

Gp/ω

(F/c

m2 )

0.0

0.5

1.0

2.0

2.5

(×10-6)3.0

1.5

102 103 104 105 106 107

24

高温ほど膜中欠陥の時定数が増加

コンダクタンスの熱処理温度依存性の結果からも、膜中欠陥がLa2O3/silicate界面に存在することが示唆された

高温ほどピークの高さが減少

シリケー トの膜厚が厚 くな り 、La2O3/silicate界面の欠陥が基板から遠くなった

高い温度で熱処理をすることで膜中欠陥の形成を抑制できることを示唆

コンダクタンスの熱処理温度依存性

400℃

600℃

0

0.001

0.002

0.003

0.004

-0.1 0 0.1 0.2 0.3 0.4 0.5

Cap

ture

and

Em

mis

ion

Tim

e C

onst

ant(s

)

E-Ei(eV)

0.0

2.0

1.0

3.0

4.0(×10-3)

0.0 0.1 0.2 0.3 0.4 0.5－0.1

0.0E+00

5.0E-07

1.0E-06

1.5E-06

2.0E-06

2.5E-06

3.0E-06

1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07

ω (rad/s)

Gp/ω

(F/c

m2 )

0.0

0.5

1.0

2.0

2.5

(×10-6)3.0

1.5

10 103 104 105 106 107102

25

高温ほど膜中欠陥の時定数が増加

コンダクタンスの熱処理温度依存性の結果からも、膜中欠陥がLa2O3/silicate界面に存在することが示唆された

高温ほどピークの高さが減少

シリケートの膜厚が厚くなり、La2O3/silicate界面の欠陥が基板から遠くなった

高い温度で熱処理をすることで膜中欠陥の形成を抑制できることを示唆

熱処理温度依存性

400℃

600℃

600℃ｃ

500℃

400℃

500℃アニール時間 2秒

Vg＝Vfb

0.0E+00

1.0E+13

2.0E+13

3.0E+13

4.0E+13

-0.1 0 0.1 0.2 0.3 0.4 0.5

Dot

(eV-

1 cm

-2)

E-Ei(eV)0.0 0.1 0.2 0.3 0.4 0.5－0.1

0.0

2.0

1.0

3.0

4.0(×1013)

0

0.001

0.002

0.003

0.004

-0.1 0 0.1 0.2 0.3 0.4 0.5

Cap

ture

and

Em

mis

ion

Tim

e C

onst

ant(s

)

E-Ei(eV)

0.0

2.0

1.0

3.0

4.0(×10-3)

0.0 0.1 0.2 0.3 0.4 0.5－0.1

26

熱処理温度を上げる

熱処理温度が高温になる

膜中欠陥のピークは、

熱処理温度が高いほど、減少

捕獲・放出時定数と界面準位密度

Oxide trap

600℃ｃ

500℃

400℃ 600℃

500℃

400℃

Oxide trap

時定数 増加界面準位密度 低下

2727

La-Silicate/Si構造の界面欠陥と膜中欠陥のモデルを考え定量化し、熱処理依存性を調べる。

低周波側のピークは膜中欠陥によるものと考えられる

101 102 103 104 105 106 107

2.5

2

1.5

0.5

1

0

3 5

4

3

2

1

0

Frequency (Hz)

Gp

/ω(F

/cm

2 )

(x 10-9)(x 10-6)

SiO2/Si

La-Silicate/Si

SiO2では

測定されなかったピーク

E-Ei = 0.12 eV

高周波にはついていけない捕獲・放出時定数が長い。

→電子が長い距離を移動している。

伝導帯から遠くにトラップの存在するところがある。

低周波側のピーク

高周波に追従できる。捕獲・放出時定数が短い。

→電子が短い距離を移動している。

伝導帯から近くにトラップの存在するところがある。

高周波側のピーク

0.0E+00

1.0E+13

2.0E+13

3.0E+13

4.0E+13

-0.1 0 0.1 0.2 0.3 0.4 0.5

Dot

(eV-

1 cm

-2)

E-Ei(eV)0.0 0.1 0.2 0.3 0.4 0.5－0.1

0.0

2.0

1.0

3.0

4.0(×1013)

28

熱処理温度が高温になる

膜中欠陥のピークは、熱処理温度が高いほど減少

界面準位密度

600℃

500℃

400℃

Oxide trap

界面準位密度 低下

29

研究目的

膜中欠陥を明らかにする

膜中欠陥が存在しているかどうか明らかでない

La2O3を用いたMOSデバイスの欠陥に関する問題点