インテル agilex fpga 技術資料簡易版 - intelインテル® agilex fpga 技術資料 (...

インテル® Agilex™ FPGA 技術資料 (簡易版)

(デバイスの概要)

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AG-OVERVIEW | 2019.04.02

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https://www.intel.co.jp/content/dam/altera-www/global/ja_JP/pdfs/literature/hb/agilex/ag-overview-j.pdf

https://www.intel.co.jp/content/www/ja/jp/programmable/documentation/onc1551901789668.html

目次

1. インテル® Agilex™ FPGA デバイスの概要.................................................................................31.1. インテル Agilex FPGA ファミリーバリアント.................................................................... 5

1.1.1. インテル Agilex F シリーズ FPGA.....................................................................51.1.2. インテル Agilex I シリーズ FPGA..................................................................... 51.1.3. インテル Agilex M シリーズ FPGA.................................................................... 51.1.4. 共通の機能................................................................................................. 5

1.2. 使用可能なオプション................................................................................................ 61.3. インテル Agilex FPGA と SoC の機能概要...................................................................... 61.4. インテル Agilex FPGA および SoC における技術革新....................................................... 101.5. インテル Agilex FPGA および SoC のブロック図............................................................. 131.6. インテル Agilex FPGA および SoC のファミリープラン...................................................... 131.7. インテル Hyperflex コア・アーキテクチャー.................................................................... 171.8. ヘテロジニアス 3D SiP トランシーバー・タイル................................................................. 191.9. インテル Agilex FPGA トランシーバー......................................................................... 19

1.9.1. E タイル・トランシーバー................................................................................201.9.2. P タイル・トランシーバー................................................................................211.9.3. F タイル・トランシーバー................................................................................ 221.9.4. R タイル・トランシーバー................................................................................22

1.10. PCI Express Gen1 / Gen2 / Gen3 / Gen4 / Gen5 ハード IP........................................221.11. イーサネット・ハード IP............................................................................................ 231.12. 外部メモリーと汎用 I/O.......................................................................................... 241.13. ALM (アダプティブ・ロジック・モジュール)......................................................................251.14. コア・クロック・ネットワーク....................................................................................... 261.15. I/O PLL.............................................................................................................271.16. 内部エンベデッド・メモリー....................................................................................... 271.17. 可変精度 DSP......................................................................................................281.18. ハード・プロセッサー・システム (HPS).......................................................................... 311.19. 消費電力マネジメント.............................................................................................351.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)............................351.21. デバイス・セキュリティー...........................................................................................371.22. PCI Express を使用した CvP ................................................................................. 371.23. パーシャル・リコンフィグレーションおよびダイナミック・リコンフィグレーション........................... 371.24. Fast Forward コンパイル........................................................................................381.25. SEU (Single Event Upset) のエラー検出および訂正......................................................381.26. 追加情報............................................................................................................ 39

A. 改訂履歴.......................................................................................................................... 40

目次

インテル® Agilex™ FPGA 技術資料 (簡易版): (デバイスの概要) フィードバック

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1. インテル® Agilex™ FPGA デバイスの概要

インテルの 10-nm インテル® Agilex™ インテル Agilex™ FPGA および SoC の構築には、革新的なチップレット・アーキテクチャーが使われています。これにより、ヘテロジニアス・テクノロジー要素が、機敏かつ柔軟にシステムインパッケージ (SiP) に統合されます。このチップレット・アーキテクチャーにより、インテルでは、カスタマイズされた柔軟なソリューションを使用して、幅広いアクセラレーションおよび広帯域幅アプリケーションへの対応することができます。インテルの Embedded Multi-DieInterconnect Bridge (EMIB) などの高度な 3D パッケージング技術を活用し、チップレット方式では、従来の FPGA ダイと専用の半導体ダイを組み合わせることで、ターゲットのアプリケーション用に独自に最適化されたデバイスの作成が可能です。

インテル Agilex FPGA よび SoC は、前世代の高性能 FPGA と比較して最大 40％のコア性能向上、または最大 40％の消費電力削減が可能なため、システムエンジニアは、今日また将来においても最先端の高帯域幅アプリケーションをより早く提供できます。それを実現する画期的な機能は次のとおりです。

• 112G トランシーバーなどの高度なアナログ機能

• PCIe* Gen5 および業界初の FPGA での Compute Express Link (CXL)を含む高帯域幅プロセッサー・インターフェイス・インターコネクト

• 1 台のデバイスで最大 4 x 400GE または 8 x 200GE のネットワーク・インターフェイス接続

• DDR5 およびインテル Optane™ DC パーシステント・メモリー・テクノロジーのサポートを含む第4 世代スケーラブル統合メモリー・コントローラー

• 業界をリードする最大 40 TFLOP の DSP サポート

• 第 2 世代インテル Hyperflex™ コア・ファブリック

ソフトウェア開発者は、インテル One API ソフトウェアを使用して、アクセラレーション・ソリューション用のインテル Agilex FPGA および SoC にアクセスすることができます。インテル One API ソフトウェアでは、一元的でシングルソースでソフトウェア・フレンドリーなヘテロジニアス・プログラミング環境を多様なコンピューティング・エンジンに対して提供しています。One API には、開発ツールの包括的で一元的なポートフォリオが含まれています。これにより、ソフトウェアのマッピングが、コードを高速化するハードウェアに対して行われます。

インテル Agilex FPGA および SoC における主な技術革新

• インテル先進 10nm FinFET (第 3 世代) プロセス

• 革新的なチップレット・アーキテクチャーにより、ヘテロジニアス・テクノロジーの機敏かつ柔軟なシステムインパッケージ (SiP) への統合が極めて特殊なアプリケーション要件に対して実現

• 第 2 世代インテル Hyperflex コア・ファブリックによる最大 40％の性能向上 (前世代の高性能FPGA との比較)

• 300 万以上の同等ロジックエレメント (LE) のデバイス集積度

• 最大 112 Gbps のトランシーバー・データ・レート

• IEEE 1588 をサポートする特定タイルの Hard 10/25/50/100/200/400 GE MAC、PCS、FECを含むコンフィグレーション可能なネットワーク・サポート


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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を最新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2015登録済


https://www.intel.com/content/www/us/en/quality/intel-iso-registrations.html



• 1 台のデバイスで最大 4 x 400GE または 8 x 200GE のネットワーキング機能

• 2x8 エンドポイントまたは 4x4 ルートポートのポート分岐サポートを備えた Hard PCIExpress* Gen4 x16 (1 レーンあたり最大 16 Gbps) および Gen5 x16 (1 レーンあたり最大32 Gbps) の知的財産 (IP) ブロック

• Compute Express Link (CXL) Hard IP ブロック

• DDR4 x72 を 1 ピンあたり 3200 Mbps で、DDR5 x72 を 1 ピンあたり 4400 Mbps ( インテル Agilex I シリーズデバイスのみ) でサポートするハード・メモリー・コントローラーと PHY、およびインテル Optane DC Persistent Memory のサポート

• 最大 16 GB の高帯域幅メモリーをサポートするデバイスオプション

• ハード浮動小数点および IEEE 754 準拠のハード浮動小数点可変精度デジタル信号処理 (DSP)ブロックによる最大 40 TFLOPS の FP16 または BFLOAT16 の計算性能の実現

• 17K 以上の 18×19 乗算器、または 34K 以上の 9×9 乗算器 (前世代の高性能 FPGA との比較)

• 640b MLAB、20Kb M20K ブロック、および 18Mb eSRAM で構成される最大規模のデバイス内に 300 Mb 以上の内蔵 RAM を備えたマルチレベルのオンチップメモリー階層

• SoC ファミリーバリアントで最大 1.5 GHz を実行するクアッドコア 64 ビット Arm* Cortex*A53 エンベデッド・プロセッサー

• 柔軟で低電力、低スキューのクロッキング用プログラマブル・クロック・ツリー合成

• 分数合成および超低ジッタ LC タンクベースの送信フェーズ・ロック・ループ (PLL)

• 長方形および六角パターンのパッケージングでより多くの機能/面積をサポートすると同時に BOMリストを簡素化

• 専用のセキュア・デバイス・マネージャー (SDM) による

— 起動プロセス、暗号化、認証、およびすべてのキーの管理

— 改ざんセンサー、およびスクリプト化されたデバイスの消去

— FPGA 上の秘密鍵の信頼の起点、FPGA 上のみの公開鍵、および Physically UnclonableFunction (PUF) ベース鍵に対する安全な起動サポートの提供

— プラットフォーム認証の提供

• 最大 40％の低消費電力を実現する先進の包括的省電力機能 (前世代の高性能 FPGA との比較)

• 非破壊レジスターステートのリードバックおよびライトバックによる ASIC プロトタイピングおよび他のアプリケーションのサポート

1. インテル® Agilex™ FPGA デバイスの概要AG-OVERVIEW | 2019.04.02


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1.1. インテル Agilex FPGA ファミリーバリアント

1.1.1. インテル Agilex F シリーズ FPGA

インテル Agilex F シリーズ FPGA および SoC は、多岐にわたる FPGA のアプリケーション用に最適化されています。これには、電力と性能の最適なバランスが必要とされ、業界最先端のインテルの 10nmFinFET プロセス技術が使用されています。前世代の FPGA と比較して、コア・ファブリック性能は最大40％向上し、最大 270 万個の LE と 289 Mb のオンチップ RAM を内蔵しています。また、汎用トランシーバー、 PCIe Gen4 x16、および 3200 Mbps DDR4 外部メモリー・インターフェイス性能も備えています。トランシーバーは、最大 32 Gbps NRZ および 58 Gbps (PAM4) に対応しています。SoC デバイスには、エンベデッド・クアッドコア 64 ビット Arm Cortex-A53 ハード・プロセッサー・システムが含まれています。

1.1.2. インテル Agilex I シリーズ FPGA

インテル Agilex I シリーズ FPGA および SoC の高性能プロセッサー・インターフェイスとトランシーバー・レートは、帯域幅を多用するアプリケーション向けです。インテル Agilex I シリーズ FPGA および SoC には、最大 112 Gbps (PAM4) のトランシーバーが搭載されており、コンフィグレーション可能なネットワーキング・サポートは、1 台のデバイスで最大 4 x 400G です。これには最大 400GE のハード Ethernet MAC、PCS、FEC が含まれます。また、データレート 32 Gbps の PCIe Gen5 x 16、および業界初の FPGA 内の Compute Express Link (CXL) 実装も搭載しています。インテル AgilexI シリーズには、内蔵クアッドコア 64 ビット Arm Cortex-A53 ハード・プロセッサー・システムが含まれています。

1.1.3. インテル Agilex M シリーズ FPGA

インテル Agilex M シリーズ FPGA および SoC のプロセッサーおよびメモリー・インターフェイスは、計算集約型の高メモリー帯域幅アプリケーション向けです。インテル Agilex M シリーズ FPGA およびSoC には、300 万以上の LE、300 MB 以上のオンチップ RAM、最大 40 TFLOP の DSP サポートが搭載されています。このほかにも、データレート 32 Gbps の PCIe Gen5 x16、Compute ExpressLink (CXL)、HBM オプション、インテル Optane DC Persistent Memory のサポート、および 4400Mbps DDR5 外部メモリー・インターフェイス性能が含まれています。インテル Agilex M シリーズFPGA には、エンベデッド・クアッドコア 64 ビット Arm Cortex-A53 ハード・プロセッサー・システムが含まれています。

1.1.4. 共通の機能

インテル Agilex FPGA ファミリーバリアントのすべてに共通するのは、第 2 世代インテル Hyperflexコア・アーキテクチャーをベースとした高性能ファブリックです。これには、Hyper-Register がインターコネクト配線全体とすべての機能ブロックの入力に追加されています。コア・ファブリックにはまた、拡張ロジックアレイが搭載され、インテルのアダプティブ・ロジック・モジュール (ALM) および豊富な高性能ビルディング・ブロックが活用されています。その構成は次のとおりです。

• MLAB (640b)、M20K (20Kb)、および eSRAM (18Mb) などのオンチップ・マルチレベル・メモリー階層ブロック

• ハード IEEE 754 準拠の浮動小数点ユニットを備えた可変精度 DSP ブロック。半精度 FP16 (16ビット算術) 浮動小数点モードおよび BFLOAT16 浮動小数点フォーマットのサポートを含む。

• 整数 PLL

• 外部メモリー・インターフェイス用ハード・メモリー・コントローラーおよび PHY

• 汎用 I/O セル


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インテル Agilex FPGA デバイスでは、ビルディング・ブロックのクロッキングに、プログラム可能なクロックツリー合成を採用しています。これには、専用のクロックツリー配線を使用し、アプリケーションに必要なクロックツリーの分岐だけを合成します。すべてのデバイスで、ロジックアレイのパーシャル・リコンフィグレーションをインシステムできめ細かくサポートしており、動作中にロジックの追加や削除ができます。

すべてのファミリーバリアントの高速シリアル・トランシーバーには、フィジカル・メディア・アタッチメント (PMA) とフィジカル・コーディング・サブレイヤー (PCS) の両方が含まれており、さまざまな業界標準および独自のプロトコルの実装に使用できます。その例は次のとおりです。10/25/100 GE MAC、PCS、E タイルの FEC、F タイルの 10/25/50/100/200/400 GE MAC、PCS、FEC。

ハード PCS のほか、インテル Agilex FPGA デバイスには、Gen1/ Gen2/Gen3/Gen4/Gen5 レートを x1/x2/x4/x8/x16 レーン・コンフィグレーションでサポートする PCI Express ハード IP インスタンスが複数含まれています。(Gen5 はインテル Agilex I シリーズデバイスのみ)。ハード PCS および PCI Express IP では、有用なコア・ロジック・リソースを解放し、電力を節約して生産性を高めます。

1.2. 使用可能なオプション

図 -1: インテル Agilex オリジナル・パーツナンバー (OPN) の見方

AG A 014 R24A 3 3V ααEF

Family Variant

Family Signature

Specification Density KLE Package

Operating Temperature Core Speed / Power

Suffix (Optional)

XCVRSpeed Grade

F SeriesI SeriesM Series – Coming Soon

A: No HPSB: HPSC: HPS + PCle Gen5D: HPS + PCle Gen5 + CXL

αα: Special (Optional)Rn: Engineering Sample RevisionBlank: Production (RoHS6)

004 = 392006 = 573008 = 764012 = 1200014 = 1437022 = 2200027 = 2692

F89A = Square 894 ballsR16A = Rectangular 1681 ballsR19A = Rectangular 1957 ballsR20A = Rectangular 2068 ballsR22A = Rectangular 2280 ballsR24A = Rectangular 2486 ballsR24B = Rectangular 2486 ballsR29A = Rectangular 2979 ballsR33A = Rectangular 3343 ballsR38A = Rectangular 3803 balls

1: Fastest2: Medium3: Slowest

1 Fastest – 4 SlowestV: Standard Power (VID)E: Lower Power (VID) F: Fixed Voltage

E: Extended CommericalI: Industrial

Speed Power

1.3. インテル Agilex FPGA と SoC の機能概要

表 1. 機能の概要

機能説明

テクノロジー • 10nm Tri-Gate (FinFET) プロセス・テクノロジー• SmartVID 制御コア電圧、標準電力デバイス• 0.8 V 固定コア電圧、低スタティック電力デバイス

低消費電力シリアル・トランシーバー PCIe (P タイルおよび F タイル)• — PCIe レートは NRZ モードで最大 Gen4、16 GbpsPCIe (R タイル)• PCIe レートは NRZ モードで最大 Gen5、32 Gbps• Compute Express Link (CXL) のサポートネットワーキング (E タイル)

continued...



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機能説明

• 連続動作範囲は、NRZ モードで 1 Gbps から 28.9 Gbps、PAM4 モードで 2 Gbps から 58Gbps

• 802.3bj、CEI 25G-LR、および CEI 56G-LR に準拠した挿入損失• 1 Gbps 未満のデータレートに対するオーバーサンプリング機能• ユーザーによるコンフィグレーション可能なフラクショナル合成機能を備えた ATX 送信 PLL

(LC-PLL)• XFP、QSFP-DD、OSFP、QSFP/QSFP28、QSFP56、SFP +、SFP28、SFP56、CFP/ CFP2/

CFP4 光モジュールのサポート• アダプティブ・リニアおよびデジション・フィードバック・イコライゼーション• 送信プリエンファシスおよびディエンファシス• 個々のトランシーバー・チャネルのダイナミック・パーシャル・リコンフィグレーション• オンチップ計測 (Eye Viewer 非侵入型データ・アイ・モニタリング)ネットワーキング (F タイル)• 連続動作範囲は、NRZ モードで 1 Gbps から 32 Gbps、PAM4 モードで 20 Gbps から 58

Gbps• 動作範囲は、NRZ モードで 24-29 Gbps および 48-58 Gbps、PAM4 モードで 24-29Gbps、

48-58 Gbps および 96-112 Gbps

汎用 I/O • 合計 1000 個以上の GPIO が使用可能• LVDS/RSDS/ Mini-LVDS/LVPECL と互換性のある 1.6 Gbps 1.5V のトゥルー差動シグナ

リング - すべてのペアが入力または出力としてコンフィグレーション可能• 1600 MHz/3200 Mbps DDR4 外部メモリー・インターフェイス• 2200 MHz/4400 Mbps DDR5 外部メモリー・インターフェイス• 1.2 V シングルエンド LVCMOS/LVTTL とのインターフェイス接続• オンチップ終端 (OCT)

エンベデッド・ハード IP • DDR4/DDR5/HBM2e/インテル OptaneDC パーシステント・メモリー・ハード・メモリー・コントローラー (ソフト・メモリー・コントローラーを使用した RLDRAM3/QDR IV)

• 各デバイスで複数のハード IP インスタンス化• シングルルート I/O バーチャライゼーション (SR-IOV)

トランシーバー・ハード IP PCIe (P タイルおよび F タイル)• 最大 Gen4 x 16 EP および RP• ポート分岐サポート : 2 x 8 エンドポイントまたは 4 x 4 ルートポート• TL バイパス機能• SR-IOV (8 物理機能/ 2K 仮想機能)• VirtIO のサポート• スケーラブル IOV• 共有仮想メモリーPCIe (R タイル)• 最大 Gen5 x 16 EP および RP• ポート分岐サポート : 2 x 8 エンドポイントまたは 4 x 4 ルートポート• TL バイパス機能• SR-IOV (8 物理機能/ 2K 仮想機能)• VirtIO のサポート• スケーラブル IOV• 共有仮想メモリー• PMA Direct モード• 正確な時間管理ネットワーキング (E タイル)• イーサネット IP コンフィグレーション

— 24 x 10/25GE MAC, PCS, RS-FEC— 4 x 100GE MAC, PCS, RS-FEC

• CPRI およびファイバーチャネル FEC• CR/KR (AN/LT)

continued...



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機能説明

• 1588 PTP• MAC、PCS、および FEC バイパスオプション• PMA Direct モードネットワーキング (F タイル)• イーサネット IP コンフィグレーション

— 16 x 10/25 GE MAC、PCS、FEC— 8 x 50 GE MAC、PCS、FEC— 4 x 100 GE MAC、PCS、FEC— 2 x 200 GE MAC、PCS、FEC— 1 x 400 GE MAC、PCS、FEC

• 最大 600G の Interlaken に対する KP FEC のサポート• Flex-O FEC、FlexE PCS および FEC、イーサネット・オーバー OTN モード、SyncE、ファイバー

チャネル、CPRI FEC• CR/KR (AN/LT)• 1588 PTP• MAC、PCS、および FEC バイパスオプション• PMA Direct モード

電源管理 • SmartVID 制御コア電圧、標準電力デバイス• 0.8 V 固定コア電圧、低スタティック電力デバイス• インテル Quartus® Prime プロ・エディション消費電力解析

高性能コア・ファブリック • インターコネクト配線全体およびすべての機能ブロックの入力に Hyper-Register を備えた第2 世代インテル Hyperflex コア・アーキテクチャー

• 拡張アダプティブ・ロジック・モジュール (ALM)• 配線アーキテクチャーの改善による配線の輻輳の低減とコンパイル時間の向上• プログラマブル・クロック・ツリー合成を用いた階層コア・クロッキング・アーキテクチャー• きめ細かなパーシャル・リコンフィグレーション

内部メモリーブロック • M20K : ハード ECC サポートを備えた 20K ビット• MLAB：640 ビット分散 LUTRAM• eSRAM : 18Mb エンベデッド・メモリー・ブロック

可変精度 DSP ブロック • IEEE 754 準拠のハード単精度浮動小数点機能• 半精度 FP16 および BFLOAT16 をサポート• 18x19 から 54×54 までの範囲の精度で信号処理をサポート• ネイティブ 27×27、18×19、および 9×9 乗算モード• シストリック FIR 用 64 ビット・アキュムレーターおよびカスケード• 内部係数メモリーバンク• 前置加算器と前置減算器による効率の向上• パイプライン・レジスターの増設による性能向上と消費電力低減

フェーズ・ロック・ループ (PLL) 数 • フラクショナル合成 PLL (fPLL) によるフラクショナル・モードと整数モードの両方のサポート• 3 次デルタシグマ変調を備えたフラクショナル・モード• 精密周波数合成• 汎用 I/O に隣接する整数 PLL、外部メモリー、LVDS 互換インターフェイス、クロック遅延補正、

ゼロ遅延バッファーをサポート

コア・クロック・ネットワーク • 800 Mhz 外部メモリー・インターフェイス・クロッキング (3200 Mbps DDR4 インターフェイスをサポート)

• 800 MHz LVDS インターフェイス・クロッキング (LVDS/ RSDS/ Mini-LVDS/ LVPECL と互換性のある 1.5 V トゥルー差動シグナリングを介して 1600 Mbps LVDS インターフェイスをサポート)

• グローバル、リージョナル、およびペリフェラル・クロック・ネットワークと下位互換性のあるプログラム可能なクロックツリー合成

• クロック合成は必要な場合のみで、ダイナミック電力を最小限に抑えるcontinued...



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機能説明

コンフィグレーション • 専用のセキュア・デバイス・マネージャー• ソフトウェア・プログラマブル・デバイス・コンフィグレーション• シリアルおよびパラレル・フラッシュ・インターフェイス• PCI Express Gen1、Gen2、または Gen3 を使用した CvP (プロトコル経由コンフィグレーシ

ョン)• コア・ファブリックのきめ細かなパーシャル・リコンフィグレーション• トランシーバーおよび PLL のダイナミック・リコンフィグレーション• AES-256、SHA-256/384、ECDSA-256/384 アクセラレーター、および多要素認証を含む包

括的セキュリティー機能• PUF (Physically Unclonable Function) サービス• プラットフォーム認証• 改ざん防止機能

パッケージ • インテル Embedded Multi-die Interconnect Bridge (EMIB) パッケージング技術• 同一パッケージのフットプリントを持つ複数のデバイスによる集積度の異なるデバイス間でのシ

ームレスなマイグレーション• ボール間隔 1.0 mm の FBGA パッケージ• 長方形パッケージと六角ボールグリッド

ソフトウェアとツール • 新しいコンパイラーと Hyper-Aware デザインフローを備えたインテル Quartus Prime プロ・エディションデザインスイート

• インテル Hyperflex アーキテクチャーの性能を限界まで引き出す Fast Forward コンパイラー

• トランシーバー・ツールキット• Platform Designer 統合ツール• DSP Builder アドバンスト・ブロックセット• OpenCL* サポート• SoC エンベデッド・デザイン・スイート (EDS)

表 2. インテル Agilex SoC 特有のデバイス機能

SoC サブシステム機能説明

ハード・プロセッサー・システム

マルチプロセッサー・ユニット (MPU) コア • クワッドコア ARM Cortex-A53 MPCore プロセッサー (ARMCoreSight デバッグおよびトレース・テクノロジー搭載)

• 単精度および倍精度をサポートするスカラー浮動小数点ユニット• 各プロセッサー用の ARM NEON メディア処理エンジン

システム・コントローラー • システムメモリー管理ユニット (SMMU)• キャッシュ・コヒーレンシー・ユニット (CCU)

レイヤー 1 キャッシュ • パリティー付き 32 KB L1 命令キャッシュ• ECC 付き 32 KB L1 命令キャッシュ

レイヤー 2 キャッシュ • ECC 付き 1 MB 共有 L2 キャッシュ

オンチップメモリー • 256KB オンチップ RAM

ダイレクト・メモリー・アクセス (DMA) コントローラー

• 8 チャネル DMA

イーサネット・メディア・アクセス・コントローラー (EMAC)

• DMA 内蔵 10/100/1000MAC (3 個)

USB On-The-Go (OTG) コントローラー • DMA 内蔵 USB OTG コントローラー (2 個)

UART コントローラー • UART16550 互換 (2 個)

Serial Peripheral Interface (SPI) コントローラー

• SPI (4 個)

continued...



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SoC サブシステム機能説明

I2C コントローラー • I2C コントローラー (5 個)

SD/SDIO/MMC コントローラー • DMA および CE-ATA サポート付き eMMC バージョン 4.5 (1 個)• eSD を含む SD、バージョン 3.0• eSDIO を含む SDIO、バージョン 3.0• CE-ATA バージョン 1.1

NAND フラッシュ・コントローラー • ONFI 1.0 (1 個) 、8 ビットおよび 16 ビットのサポート

汎用 I/O (GPIO) • 最大 48 個のソフトウェア・プログラマブル GPIO

タイマー • 汎用タイマー (4 個)• ウォッチドッグ・タイマー (4 個)

セキュア・デバイス・マネージャー

セキュリティー • セキュアブート• Advanced Encryption Standard (AES) および認証 (SHA/

ECDSA)

外部メモリー・インターフェイス

外部メモリー・インターフェイス • DDR4 搭載ハード・メモリー・コントローラー

1.4. インテル Agilex FPGA および SoC における技術革新

インテル Agilex FPGA と SoC では、前世代の高性能インテル Stratix® 10 FPGA と比較して大幅な改善が多数実現できます。

表 3. インテル Stratix 10 とインテル Agilex FPGA 間の機能比較

機能インテル Stratix 10 FPGA インテル Agilex FPGA

プロセス・テクノロジー 14 nm インテル Tri-Gate (FinFET) 10 nm インテル FinFET

ハード・プロセッサー・コア

クアッドコア 64 ビット Arm Cortex -A53(SoC のみ)

クアッドコア 64 ビット ARM Cortex-A53 (SoC のみ)

FPGA コア・アーキテクチャー

インターコネクトに Hyper-Register を含むインテル Hyperflex コア・アーキテクチャー

インターコネクトに Hyper-Register を含む第 2 世代HyperFlex コア・アーキテクチャー

FPGA コア・パフォーマンス

1.0x 1.4x

消費電力 1.0x 0.6x

最大ロジック集積度 2,800 KLE 3,000 KLE 以上

エンベデッド・メモリー 229 Mbit 300 M ビット以上

19x18 乗算器 11,520 17,000 以上

9x9 乗算器 11,520 34,000 以上

浮動小数点 DSP 機能最大 10 TFLOPS、ハード IEEE 754 準拠の単精度浮動小数点加算器および乗算器

最大 40 TFLOP の半精度 FP16 または BFLOAT16 のサポート

continued...



10



最大トランシーバー・データ・レート

28.9 Gbps L タイル28.9 Gbps H タイルE タイルの 28.9 Gbps NRZ または 57.8 GbpsPAM4

• E タイルの 28.9 Gbps NRZ または 57.8 Gbps PAM4• プロセッサー・インターコネクト・アプリケーション用 P タ

イルの 16 Gbps NRZ• F タイルの 32 Gbps NRZ または 58 Gbps PAM4 汎用

トランシーバー• F タイルの 112 Gbps PAM4 高速トランシーバー• プロセッサー・インターコネクト・アプリケーション用 R タ

イルの 32 Gbps NRZ

ハード・メモリー・コントローラー

DDR4 @ 1333 MHz/2666 MbpsDDR3 @ 1067 MHz/2133 Mbps

DDR4 @ 1600 MHz / 3200 MbpsDDR5 @ 2200 MHz / 4400 MbpsHBM2e @ 2.8 Gbps

ハードプロトコル IP PCIe Gen3 x 16 (最大 4 インスタンス)H タイルデバイス上 SR-IOV (4 物理機能/ 2k 仮想機能)10GBASE-KR/40GBASE-KR4 FECネットワーキング (E タイル)• イーサネット IP コンフィグレーション

— 24 x 10/25 GE MAC、PCS、RS-FEC— 4 x 100 GE MAC、PCS、RS-FEC

• CPRI、およびファイバーチャネル FEC• CR/KR (AN/LT)• 1588 PTP• MAC、PCS および FEC バイパスオプション• PMA Direct モード

PCIe (P タイルおよび F タイル)• 最大 Gen4 x 16 EP および RP• ポート分岐サポート : 2x8 エンドポイントまたは 4x4

ルートポート• TL バイパス機能• SR-IOV (8 物理機能/ 2k 仮想機能)• VirtIO のサポート• スケーラブル IOV• 共有仮想メモリーPCIe (R タイル)• 最大 PCIe Gen5 x 16 EP および RP• ポート分岐サポート : 2x8 エンドポイントまたは 4x4

ルートポート• TL バイパス機能• SR-IOV (8 物理機能/ 2k 仮想機能)• VirtIO のサポート• スケーラブル IOV• 共有仮想メモリー• PMA Direct モード• 正確な時間管理硬化 CXL IP (R タイル)ネットワーキング (E タイル)• イーサネット IP コンフィグレーション

— 24 x 10/25GE MAC、PCS、RS-FEC— 4 x 100GE MAC、PCS、RS-FEC

• CPRI およびファイバーチャネル FEC• CR/KR (AN/LT)• 1588 PTP• MAC、PCS、および FEC バイパスオプション• PMA Direct モードネットワーキング (F タイル)• イーサネット IP コンフィグレーション

— 16 x 10/25 GE MAC、PCS、FEC— 8 x 50 GE MAC、PCS、FEC— 4 x 100 GE MAC、PCS、FEC— 2 x 200 GE MAC、PCS、FEC— 1 x 400 GE MAC、PCS、FEC

• 最大 600G の Interlaken に対する KP FEC のサポート• Flex-O FEC、FlexE PCS および FEC、イーサネット・オ

ーバー OTN モード、SyncE、ファイバーチャネル、CPRIFEC

continued...



11



• CR/KR (AN/LT)• 1588 PTP• MAC、PCS、および FEC バイパスオプション• PMA Direct モード

コア・クロッキングおよび PLL

フラクショナル・シンセシス fPLL および整数 I/O PLLでサポートされるプログラマブル・クロック・ツリー合成

フラクショナル・シンセシス fPLL および整数 I/O PLL でサポートされるプログラマブル・クロック・ツリー合成

レジスターステートのリードバックとライトバック

非破壊レジスターステートのリードバックおよびライトバックによる ASIC プロトタイピングおよび他のアプリケーション

非破壊レジスターステートのリードバックおよびライトバックによる ASIC プロトタイピングおよび他のアプリケーション

上記の技術革新により、次の点が改善されました。

• コアロジック性能の改善 : 第 2 世代インテル Hyperflex コア・アーキテクチャーと組み合わせたインテルの 10nm FinFET 技術により、インテル Agilex FPGA では前世代と比較して最大 40％のコア性能向上を達成

• 低電力 : インテル Agilex FPGA では前世代と比較して最大 40％の低消費電力を実現 (10 nmインテル FinFET インテル Hyperflex コア・アーキテクチャー、およびアーキテクチャーに組み込まれたオプションの省電力機能技術による)

• より高い集積度 : インテル Agilex FPGA では 2 倍以上の集積度を提供 (最大規模のデバイスで3M 以上のロジックエレメント (LE) 、300 Mbit 以上のエンベデッド・メモリー・ブロック、および17K 以上の 18×19 乗算器、または 34K 以上の 9×9 乗算器)

• トランシーバー性能の向上 : ヘテロジニアス 3D SiP トランシーバー・タイルに実装されたトランシーバーにより、インテル Agilex FPGA でのデータレートのサポートは、E タイルで最大 28.9Gbps NRZ または 58 Gbps PAM4、F タイルで 32 Gbps NRZ または 58 Gbps PAM4 汎用トランシーバーおよび 112 Gbps PAM4 高速トランシーバー

• DSP 性能の向上 : インテル Agilex FPGA の可変精度 DSP ブロックによるハード固定および浮動小数点機能 (IEEE 754 単精度浮動小数点、Half Precision FP16 および BFLOAT 16 のサポートを含む)

• ハード IP の追加 : インテル Agilex FPGA では前世代のデバイスよりも多くのハード IP ブロックを搭載 (ハード・メモリー・コントローラーを 96 個の汎用 I/O の各バンクに、ハード PCIe Gen4x 16 フル・プロトコル・スタックをインテル Agilex F シリーズおよび I シリーズデバイスに、PCIeGen5 x 16 フル・プロトコル・スタックおよび Compute Express Link (CXL) をインテルAgilex I シリーズデバイスに、ハード 10/25/100 GE MAC、PCS、FEC を E タイルに、10/25/50/100/200/400 GE MAC、PCS、FEC を F タイルに搭載)

• コア・クロッキングの拡張インテル Agilex FPGA はプログラマブル・クロック・ツリー合成を特徴としています。クロックツリーは必要に応じて合成されるため、柔軟性が向上し、クロッキング・ソリューションの消費電力が減少します。

• コア PLL の追加 : インテル Agilex FPGA のコア・ファブリックは整数 I/O PLL でサポートされているため、前世代の FPGA と比較して使用可能な PLL の合計数が多くなります。



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1.5. インテル Agilex FPGA および SoC のブロック図

図 -2: インテル Agilex FPGA のブロック図

Memory Controllers, I/O PLLs General-Purpose I/O Cells, LVDS

SDM

Intel Hyperflex FPGA Architecture

Hard Memory Controllers, I/O PLLs General-Purpose I/O Cells

Transceiver Tile EMIB

Transceiver TileEMIB


HPS


1.6. インテル Agilex FPGA および SoC のファミリープラン

表 4. インテル Agilex F シリーズ FPGA ファミリープラン 1

インテルAgilex F シリーズデバイ

ス名

ロジックエレメント (LE) 数

eSRAMブロック

eSRAMMbit

M20K ブロック

M20KMbit

MLAB 数 MLABMbit

可変精度DSP ブロッ

ク

18x19 マルチプライヤー

AGF 004 392,000 0 0 1,900 38 6644 4.3 1,640 2.3K

AGF 006 573,480 0 0 2,844 56 9720 6.2 1,640 3.3K

AGF 008 764,640 0 0 3,792 74 12960 8.3 2,296 4.6K

AGF 012 1,200,000 2 36 5,568 110 20338 13 4,000 8K

AGF 014 1,437,240 2 36 7,110 139 24,360 15.6 4,510 9K

AGF 022 2,200,000 0 0 11,616 210 37288 21 6,250 12.5K

AGF 027 2,692,760 0 0 13,272 259 45,640 29.2 8,736 17K



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表 5. インテル Agilex F シリーズ FPGA ファミリープラン 2

インテル Agilex Fシリーズデバイス名

F タイル・トランシーバー・チャネ

ル(1)

F タイル・イーサネット(2)

F タイル PCIe(3)

P タイル PCIe(4)

E タイル・イーサネット(5)

E タイル・トランシーバー・チャネ

ル(6)

HDS オプション

AGF 004 24x PAM-432x NRZ

2 1 0 0 0 あり


2 1 0 0 0 あり


2 1 1 4 12x PAM-424x NRZ

あり


2 1 1 4 12x PAM-424x NRZ

あり


2 1 1 4 12x PAM-424x NRZ

あり


4 1 1 4 12x PAM-424x NRZ

あり


4 1 1 4 12x PAM-424x NRZ

あり

(1) 最大 F タイル・トランシーバー・チャネル PAM4 (最大 58 Gbps) - RS＆KP FEC NRZ (最大 32 Gbps)

(2) 最大 F タイル 10/25/50/100/200/400G イーサネット MAC + FEC ハード IP ブロック

(3) 最大 F タイル PCIe ハード IP ブロック (Gen4 x 16) または分岐可能な 2x PCIe Gen4 x8 (EP) または 4xGen4 x4 (RP)

(4) 最大 P タイル PCIe ハード IP ブロック (Gen4 x 16) または分岐可能な 2x PCIe Gen4 x8 (EP) または 4xGen4 x4 (RP)

(5) 最大 E タイル 10/25/50/100/200/100G イーサネット MAC + FEC ハード IP ブロック

(6) 最大 E タイル・トランシーバー・チャネル PAM4 (最大 58 Gbps) - RS＆KP FEC NRZ (最大 28.9 Gbps)



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表 6. インテル Agilex F タイル・パッケージ・オプションおよび I/O ピンを備えた F シリーズ FPGA

注意: キー : GPIO (LVDS) / F タイル 32G (58G) 例：次の表のエントリーが 384(192)/32(24)の場合、384 個の GPIO のうち 192 個は LVDS で、32G NRZ チャネルが 32 個、58G PAM4 チャネルが 24 個です。

インテル Agilex F シリーズデバイス名

F894A (7) R1681A (8) R1957A (9) R2280A (10) R3343A (11)

AGF004 384(192)/16(12) 384(192)/32(24) 384(192)/32(24)

AGF006 384(192)/16(12) 384(192)/32(24) 384(192)/32(24)

AGF008 384(192)/32(24) 576(288)/32(24)

AGF012 576(288)/32(24) 768(384)/32(24)

AGF014 576(288)/32(24) 768(384)/32(24)

AGF022 768(384)/64(48)

AGF027 768(384)/64(48)

表 7. P タイルおよび E タイル・パッケージ・オプションおよび I/O ピンを備えたインテル Agilex F シリーズ FPGA

注意: キー : GPIO (LVDS) / E タイル 28.9G (58G) / P タイル 16G PCIe 例 : 次の表のエントリーが576(288)/24(12)の場合、576 GPIO のうち 288 は LVDS、28.9G NRZ チャネルが 24 個、58G PAM4 チャネルが 12 個、最大 16G/レーン PCle です。

インテル Agilex F シリーズデバイス名

R2068A (12) R2486A (13) R2486B (14)

AGF004

AGF006

AGF008 576(288)/24(12)/16

AGF012 576(288)/24(12)/16 768(384)/16(8)/16 768(384)/24(12)/16

AGF014 576(288)/24(12)/16 768(384)/16(8)/16 768(384)/24(12)/16

AGF022 768(384)/24(12)/16

AGF027 768(384)/24(12)/16

(7) (F タイル x1) (29 mm x 29mm、Hex 1.0 mm ピッチ)

(8) (F タイル x2) (46 mm x 35 mm、Hex 1.0 pitch)

(9) (F タイル x2) (50 mm x 37.5 mm、Hex 1.0mm ピッチ)

(10) (F タイル x2) (50 mm x 37.5 mm、Hex 1.0 ピッチ)

(11) (F タイル x4) (59 mm x 53 mm、Hex 1.0 mm ピッチ)

(12) (E タイル + P タイル) (52 mm x 37.5mm、Hex 1.0mm ピッチ)

(13) (E タイル + P タイル) (55 mm x 42.5 mm、Hex 1.0 mm ピッチ)

(14) (E タイル + P タイル) (55 mm x 42.5 mm、Hex 1.0 mm ピッチ)



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表 8. インテル Agilex I シリーズ FPGA ファミリープラン 1

インテルAgilex I シリーズデバイ

ス名

ロジックエレメント (LE) 数

eSRAMブロック

eSRAMMbit

M20K ブロック

M20KMbit

MLAB 数 MLABMbit

可変精度DSP ブロッ

ク

18x19 マルチプライヤー

AGI022 2,200,000 0 0 11,616 210 32,788 21 6,250 12.5K

AGI027 2,692,760 0 0 13,272 259 45,640 29.2 8,736 17K

表 9. インテル Agilex I シリーズ FPGA ファミリープラン 2

インテル Agilex Iシリーズデバイス名

R タイル PCIeブロック(15)

ComputeExpress

Link (CXL)レーン(16)

F タイル・イーサネット(17)

F タイル PCIe(18)

F タイル高速(19)

F タイル汎用(20)

HDS オプション

AGI022 3 48 2 3 8x PAM-48x NRZ

48x PAM-464x NRZ

あり

AGI027 3 48 2 3 8x PAM-48x NRZ

48x PAM-464x NRZ

あり

表 10. F タイル・パッケージ・オプションおよび I/O ピンを備えたインテル Agilex I シリーズ FPGA

注意: キー : GPIO (LVDS) / F タイル 32G (58G) / 高速 56G (112G)例 : 次の表のエントリーが 768(384)/64(48)/8(8)の場合、768 個の GPIO のうち 384 個が LVDS で、32G NRZ チャネルが 64 個、58G PAM4チャネルが 64 個、56G NRZ チャネルが 8 個、112G PAM4 チャネルが 8 個です。

インテル Agilex I シリーズデバイス名 R3343A (21)

AGI 022 768(384) /64(48)/ 8(8)

AGI 027 768(384) /64(48)/ 8(8)

(15) 最大 R タイル PCIe ハード IP ブロック (Gen5x16) または分岐可能な 2x PCIe Gen5 x8 (EP) または 4xGen4 x4 (RP)

(16) 最大 Compute Express Link (CXL) レーンインテル Xeon® スケーラブル・プロセッサー

(17) 最大 F タイル 10/25/50/100/200/400G イーサネット MAC + FEC ハード IP ブロック

(18) 最大 F タイル PCIe ハード IP ブロック (Gen4x 16) または分岐可能な 2x PCIe Gen4 x8 (EP) または 4xGen4 x4 (RP)

(19) 最大 F タイル高速トランシーバー・チャネル・ブロック PAM4 (最大 112 Gbps) - RS＆KP FEC NRZ (最大 56Gbps)

(20) 最大 F タイル汎用トランシーバー・チャネル PAM4 (最大 58 Gbps) - RS＆KP FEC NRZ (最大 32 Gbps)

(21) (F タイル x4) (59 mm x 53 mm、Hex 1.0 mm ピッチ)



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表 11. F タイルおよび R タイル・パッケージ・オプションおよび I/O ピンを備えたインテル Agilex I シリーズ FPGA

注意: キー : GPIO (LVDS) / F タイル 32G (58G) / 高速 56G (112G)例 :次の表のエントリーが 768(384)/16(12)/0(0)の場合、768 個の GPIO のうち 384 個が LVDS で、32G NRZ チャネルが 16 個、58G PAM4チャネルが 12 個、56G NRZ チャネルが 0 個、112G PAM4 チャネルが 0 個、各レーン 32G までの PCIe が48 個、CXL が 48 レーンです。

インテル Agilex I シリーズデバイス名 R2979A (22) R3803A (23)

AGI 022 768(384)/16(12)/0(0)/48(48) 1104(552)/48(36)/8(8)/16(16)

AGI 027 768(384)/16(12)/0(0)/48(48) 1104(552)/48(36)/8(8)/16(16)

1.7. インテル Hyperflex コア・アーキテクチャー

インテル Agilex FPGA と SoC のベースとなるコア・ファブリックの特徴は、第 2 世代インテルHyperflex コア・アーキテクチャーです。インテル Hyperflex コア・アーキテクチャーは、前世代のハイエンド FPGA と比較して、最大 40％のクロック周波数性能または最大 40％の消費電力の向上を実現します。

このようなパフォーマンスの飛躍的な進歩のほかにも、インテル Hyperflex コア・アーキテクチャーには、次のような多くの利点があります。

• スループットの向上 : 前世代のハイエンド FPGA デザインと比較して最大 40％高いコアクロック周波数性能を活用して、スループットの飛躍的な向上を実現

• 電力効率の向上 : インテル Hyperflex によって実現した IP サイズの削減により、以前は複数のデバイスにまたがっていたデザインを 1 つのデバイスに統合し、前世代のデバイスと比較して最大40%の電力を削減

• デザインの機能性向上 : 高速クロック周波数を使用したバス幅の縮小および IP サイズの削減により FPGA リソースを解放し、機能性を強化

• デザイナーの生産性の向上 : 配線の輻輳の軽減およびデザインのイタレーション回数の削減による性能向上を Hyper-Aware デザインツールの使用によって実現し、タイミングマージンの拡大によるタイミング・クロージャーを迅速化

アダプティブ・ロジック・モジュール (ALM) に見られる従来のユーザーレジスターに加えて、インテルHyperflex コア・アーキテクチャーによって、バイパス可能なレジスターが追加導入され、FPGA のファブリック全体に配置されています。この追加レジスターは、Hyper-Register と呼ばれ、各インターコネクト配線セグメントおよびすべての機能ブロックの入力で使用可能です。第 2 世代インテルHyperflex コア・アーキテクチャーでは、レジスターの数が最適化され、タイミング・クロージャー時間とファブリック領域の両方が向上しています。

(22) (F タイルおよび R タイル x 3) (57.5 mm x 49 mm、Hex 1.0 mm ピッチ)

(23) (F タイルおよび R タイル) (60 mm x 59 mm、Hex 1.0 mm ピッチ)



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図 -3: バイパス可能なハイパーレジスター

CRAM

Interconnect Interconnect

Second Generation Hyperflex Routing Multiplexer(with Hyper-Register andHigh-Speed Bypass Path)Conventional

Routing Multiplexer

ConfigCRAMConfig

CRAMclkConfig

Hyper-Register によって、次の主要なデザイン技術の最大 40％のコア性能の向上が達成されます。

• きめ細かな Hyper-Retiming によるクリティカル・パスの排除

• ゼロ・レーテンシー Hyper-Pipelining による配線遅延の排除

• 柔軟な Hyper-Optimization による最高クラスの性能

上記の手法をデザインに実装すると、Hyper-Aware デザインツールによって Hyper-Register が自動的に使用され、最大のコアクロック周波数が実現できます。

図 -4: インテル Hyperflex コア・アーキテクチャー

ALM ALM ALM

ALM ALM ALM

ALM ALM

New Hyper-Registers throughout the core fabric

ALM



18


1.8. ヘテロジニアス 3D SiP トランシーバー・タイル

インテル Agilex FPGA および SoC には、電力効率に優れた、広帯域幅、低遅延のトランシーバーが備えられています。トランシーバーは、ヘテロジニアス 3D システムインパッケージ (SiP) トランシーバー・タイルに実装されています。現在のコネクティビティーのニーズを満たす高性能トランシーバー・ソリューションだけでなく、データレート、変調方式、およびプロトコル IP が進化するにつれて将来の柔軟性とスケーラビリティーが可能になります。

図 -5: コア・ファブリックおよびヘテロジニアス 3D SiP トランシーバー・タイル

Intel®Hyperflex™FPGA Architecture

Package Substrate

CoreFabric

Transceiver Tile

Core Fabric and Heterogeneous 3D SiP Transceiver Tiles (Example)



EMIB


インテル Agilex FPGA で使用可能なトランシーバー・タイルは次の 4 種類です。

• E タイル : 汎用トランシーバー

• P タイル : PCIe Gen4 トランシーバー

• F タイル : 汎用および PCIe Gen4 トランシーバー

• R タイル : PCIe Gen5 および Compute Express Link (CXL)

1.9. インテル Agilex FPGA トランシーバー

インテル Agilex FPGA のさまざまなトランシーバーは、幅広いアプリケーションに最適化されています。その範囲は、NRZ モードで 1 Gbps から 32 Gbps、PAM4 および 112 G PAM4 で 2 Gbps から58 Gbps です。

次の表は、各タイルのトランシーバー機能と各デバイスファミリーでのタイルの可用性をまとめたものです。



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表 12. タイル名および機能

タイル最大データレートとチャネル数

ハード IP (HIP) アプリケーション

E タイル

12 x 58GPAM4 または24 x 28.9GNRZ

10/25/100GE MAC, PCS およびRSFEC (528,514) 、RSFEC (544,514)

CEI、イーサネット、CPRI、FlexE、 Interlaken、ファイバーチャネル、SRIO、Serial Lite、OTN、JESD204B/C、FlexO、IEEE1588 のマルチプロトコル・サポートを備えた汎用トランシーバー

P タイル

16 x 16G NRZ 8 PF/2K VF SR-IOV EP/RP 付き PCIeGen4 x16

2x8 EP または 4x4 RP、CvP 初期化、自律 HIP、SR-IOV 8PF /2kVF、VirtIO、スケーラブル IOV および共有仮想メモリーのポート分岐サポートを含む PCIe Gen4 x16

F タイル

4 x 112GPAM412 x 58GPAM4または16 x 32G NRZ

10/25/50/100/200/400GE MAC、PCS、および KR/KP RSFEC8 PF/2K VF SR-IOV EP/RP 付き PCIeGen4 x16

CEI、イーサネット、CPRI、FlexE、600G Interlaken、ファイバーチャネル、SRIO、Serial Lite、OTN、JESD204B/C、IEEE1588、FlexO、GPON、SDI、Vby1、HDMI、ディスプレイ・ポート P タイル PCIe 機能とPrecise Time Management および PMA ダイレクトモードのマルチプロトコル・サポートを備えた汎用トランシーバー

R タイル

16 x 32G NRZ 8 PF/2K VF SR-IOV EP/RP 付き PCIeGen5 x16Compute Express Link (CXL)

2x8 EP または 4x4 RP、CvP 初期化、自律 HIP、SR-IOV 8PF /2kVF、VirtIO、スケーラブル IOV および共有仮想メモリーのポート分岐サポート、ユーザー・インターフェイス上の個別ヘッダーおよびペイロード・インターフェイス、Precise Time Management、PMA ダイレクトを含む PCIe Gen5 x16

表 13. デバイスファミリーでのタイルの可用性

タイル名インテル Agilex F シリーズ FPGA インテル Agilex I シリーズ FPGA

E タイルあり -

P タイルあり -

F タイルありあり

R タイル - あり

1.9.1. E タイル・トランシーバー

E タイル・トランシーバーの連続データレートは、NRZ モードで 1 Gbps から 28.9 Gbps、PAM4 モードで 2 Gbps から 58 Gbps です。長距離バックプレーン駆動アプリケーションでは、高度な適応等化回路を使用してシステム損失を均等化します。

すべてのトランシーバー・チャネルには、専用のフィジカル・メディア・アタッチメント (PMA) および強化されたフィジカル・コーディング・サブレイヤー (PSC) が備えられています。

• PMA によって、主要なインターフェイス機能が物理チャネルに提供されます。

• PCS では通常、エンコード/デコード、ワード・アライメント、およびその他の前処理機能を、処理データの FPGA コア・ファブリックへの転送前に行います。

各トランシーバー・タイル内で、トランシーバーは独立したクロックドメインを持つ単一の PMA-PCS チャネルとして配置されています。多種多様な結合および非結合データ・レート・コンフィグレーションが各バンク内および各タイル内で可能です。これには、高度にコンフィグレーション可能なクロック分配ネットワークを使用します。

1.9.1.1. PMA の機能

PMA チャネルの構成は、トランスミッター (Tx)、レシーバー (RX)、および高速クロッキング・リソースです。



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送信機能によって、優れたシグナル・インテグリティーの提供が最大 58 Gbps PAM4 / 28.9 GbpsNRZ のデータレートで行われます。

各 PMA の高度な等化回路によって、広い周波数スペクトルにわたる伝送損失が補償されます。

表 14. トランシーバー・ブロックの機能

機能機能

データレート最大 58Gbps

光モジュールサポート XFP、QSFP-DD、OSFP、QSFP/QSFP28、QSFP56、SFP +、SFP28、SFP56、CFP/ CFP2/ CFP4 光モジュールのサポート

ケーブル駆動サポート SFP+ Direct Attach、ケーブル経由 PCI Express、eSATA

送信プリエンファシス PAM4 の場合 1 ポストタップと 3 プリタップNRZ の場合 1 ポストタップと 1 プリタップ

ダイナミック・リコンフィグレーション

各トランシーバー・チャネル Avalon メモリーマップド・インターフェイスの個別制御が可能になり、最大限のトランシーバー柔軟性を達成

FPGA ファブリック・インターフェイス幅に対する多様な PCS-PMAおよび PCS-Core

16 ビット、20 ビット、32 ビット、40 ビット、または 64 ビットのインターフェイス幅によるデシリアライゼーション幅、エンコーディング、およびレイテンシー削減の柔軟化

1.9.1.2. PCS の機能

インテル Agilex E タイル PMA チャネルでは、コアロジックとインターフェイス接続を、コンフィグレーション可能かつバイパス可能な PCS インターフェイス層を介して行います。

PCS に含まれている複数のギアボックスの実装によって、PMA と PCS のインターフェイス幅が分離されます。この機能により、各トランシーバーとコアロジックの間に 8、10、16、20、32、40、または 64 ビットのインターフェイス幅を持つ幅広いアプリケーションを柔軟に実装できます。

PCS に含まれているハード IP では、さまざまな標準プロトコルおよび独自のプロトコルのサポートを、幅広いデータレートと符号化方式にわたって行います。Standard PCS モードでは、最大 12.5 Gbpsの 8B/10B エンコード化アプリケーションをサポートします。Enhanced PCS モードでは、最大 58Gbps の 64B/66B および 64B/67B エンコード・アプリケーションをサポートします。Enhanced PCSモードには、KP および KR 前方誤り訂正 (FEC) 回路も組み込まれています。高度にカスタマイズされた実装の場合、PCS Direct モードによって最大 64 ビット幅のインターフェイスによって、カスタムエンコードと最大 30 Gbps のデータレートのサポートが可能になります。

1.9.2. P タイル・トランシーバー

インテル Agilex P タイル・トランシーバーは、 PCIe 専用で、Gen4 x 16 までを 16G データレートでサポートします。次の機能が含まれます。

• ポート分岐サポート : 2x8 エンドポイントまたは 4x4 ルートポート

• TL バイパス機能

• CvP 初期化

• 自律ハード IP

• SR-IOV 8 PF / 2 kVF



21


• VirtIO サポート

• スケーラブル IOV

• 共有仮想メモリー

1.9.3. F タイル・トランシーバー

インテル Agilex の F タイル・トランシーバーは、汎用トランシーバーで、次の速度オプションが備えられています。

• 112G PAM4 で 4 チャネル

• 58G PAM4 で 12 チャネル

• 32G NRZ で 16 チャネル

また、次に対するマルチプロトコル・サポートが備えられています。CEI、イーサネット、CPRI、FlexE、600G Interlaken、ファイバーチャネル、SRIO、SerialLite IV、OTN、JESD204B/C、FlexO、IEEE1588、GPON、SDI、Vby1、HDMI、ディスプレイ・ポート。

さらに F タイルには、P タイル機能セット付き PCIe Gen4 x 16 のサポートのほか、Precise TimeManangement および PMA ダイレクトモードが備えられています。

1.9.4. R タイル・トランシーバー

インテル Agilex R タイル・トランシーバーは、 PCIe に使用され、Gen5 x16 までを 32G データレートでサポートします。次の機能が含まれます。

• ポート分岐サポート : 2x8 エンドポイントまたは 4x4 ルートポート

• TL バイパス機能

• CvP 初期化

• 自律ハード IP

• ユーザー・インターフェイスでヘッダー・インターフェイスとペイロード・インターフェイスを分離

• SR-IOV 8 PF / 2 kVF

• VirtIO サポート

• スケーラブル IOV

• 共有仮想メモリー

• Precise Time Management

• PMA Direct

さらに R タイルには、強化された Compute Express Link (CXL) IP が含まれています。

1.10. PCI Express Gen1 / Gen2 / Gen3 / Gen4 / Gen5 ハード IP

インテル Agilex デバイスに含まれているエンベデッド PCI Express ( PCIe ) ハード IP は、パフォーマンス、使いやすさ、機能性の向上、そして設計者の生産性向上のためにデザインされています。

PCIe ハード IP の構成は、PHY、データリンク、およびトランザクション層です。また、 PCIe ハード IPでは、 PCIe Gen1/Gen2/Gen3/Gen4 (P タイルおよび F タイル) および Gen5 (R タイル) までのエンドポイントおよびルートポートのサポートを、2x8 エンドポイントまたは 4×4 ルートポートのポート分岐サポート付き x1/x2/x4/x8/x16 レーン・コンフィグレーションで行います。



22


さらに、TL バイパスモードが含まれています。これにより、 PCIe ハード IP の使用が、 PCIe スイッチ、VirtIO、その他のアプリケーションで可能になります。 PCIe ハード IP は、コアロジックから独立して動作することができます (自律モード)。この機能により、 PCIe リンクでは、電源投入とリンクトレーニングの完了が 100 ms 以内にできます。この間、デバイスの他の部分ではまだコンフィグレーション処理が継続しています。また、ハード IP の追加機能によって、8 つの物理機能 / 2k の仮想機能を備えたシングルルート I/O 仮想化 (SR-IOV)、VirtIO、スケーラブル IOV、およびオプションのプロトコル拡張などの新機能のサポートが容易になります。

PCIe のハード IP によって、エンドツーエンドのデータパス保護が改善されました。これには、ErrorChecking and Correction (ECC) を使用しています。さらに、 PCIe ハード IP では CvP 機能をサポートしています。この時のレートは、 PCIe Gen1/Gen2/Gen3/Gen4/Gen5 です。

1.11. イーサネット・ハード IP

インテル Agilex デバイスには、ハード 10/25/100 GE MAC、PCS、E タイルの FEC、ハード10/25/50/100/200/400 GE MAC、PCS、F タイルの FEC、および IEEE 1588 サポートが含まれています。これらのハード IP によって、コア・ロジック・リソースとクロック・ネットワークの節約に加えて、複雑なマルチポート・イーサネット・システムのデザインの簡素化がされます。

E タイルによってサポートされるモード• イーサネット IP コンフィグレーション

— 24 x 10/25GE MAC、PCS、RS-FEC

— 4 x 100GE MAC、PCS、RS-FEC

• CPRI およびファイバーチャネル FEC

• CR/KR (AN/LT)

• 1588 PTP

• MAC、PCS、および FEC バイパスオプション

• PMA Direct モード

F タイルによってサポートされるモード• イーサネット IP コンフィグレーション

— 16 x 10/25 GE MAC、PCS、FEC

— 8 x 50 GE MAC、PCS、FEC




• 最大 600G の Interlaken に対する KP FEC のサポート

• Flex-O FEC、FlexE PCS および FEC、OTN モード上のイーサネット、SyncE、ファイバーチャネル、CPRI FEC

• CR/KR (AN/LT)

• 1588 PTP

• MAC、PCS、および FEC バイパスオプション

• PMA Direct モード



23


1.12. 外部メモリーと汎用 I/O

インテル Agilex デバイスの大規模な外部メモリー帯域幅によって、最大 4 つの 72 ビット幅 DDR4 メモリー・インターフェイスが最大 3200 Mbps で動作します。

この帯域幅には、デザインの容易性や、低消費電力、および強化された高性能メモリー・コントローラーのリソース効率も備えられています。外部メモリー・インターフェイスのコンフィグレーションは、最大幅144 ビットまで可能です。このとき、ハード・メモリー・コントローラーまたはソフト・メモリー・コントローラーのいずれかを使用します。

図 -6: ハード・メモリー・コントローラー

FPGA

Core Fabric

HardMemory

Controller

User Design

AXI/Avalon IF

Memory Controller

PHY Interface

Hard PHY

I/O Interface

CMD/ADDR DQ/DQS ECC

Hard Nios II(Callibration/Control)

各 I/O バンクには、96 個の汎用 I/O と、異なるメモリータイプをサポートできる高性能ハード・メモリー・コントローラーが含まれており、それぞれ異なるパフォーマンス機能を備えています。ハード・メモリー・コントローラーは、バイパス処理して、ユーザーロジックに実装されたソフト・コントローラーに置き換えることもできます。各 I/O には、強化されたダブル・データ・レート (DDR) リード/ライトパス(PHY) が備えられています。それによって、次のような主要なメモリー・インターフェイス機能が実行できます。

• リード/ライトレベリング

• FIFO バッファリングによるレイテンシー短縮およびマージン向上

• タイミング・キャリブレーション

• オンチップ終端



24


タイミング・キャリブレーションを補助するために、 Nios® II テクノロジーに基づくハード・マイクロコントローラーが含まれています。これは特に複数のメモリー・インターフェイスのキャリブレーションの制御用に調整されています。キャリブレーションによって、インテル Agilex デバイスでは、プロセス、電圧、または温度の変化の補正が可能です。これはインテル Agilex デバイス自体の内部、もしくは外部メモリー内の変化が対象となります。アドバンスト・キャリブレーション・アルゴリズムによって、最大帯域幅と堅牢なタイミングマージンがあらゆる動作条件にわたって保証されます。

表 15. 外部メモリー・インターフェイス性能

外部メモリー・インターフェイスメモリー・コントローラーのタイプ性能

DDR4 ハード 3200 Mbps

DDR5 (24) ハード 4400 Mbps

QDRIV ソフト 2133 Mbps

RLDRAM III ソフト 2400 Mbps

インテル Agilex デバイスには、汎用 I/O も備えられています。これには、幅広いシングルエンドおよび差動 I/O インターフェイスのサポート機能があります。これに含まれる 1.5 V トゥルー差動信号は、LVDS/RSDS/Mini-LVDS/LVPECL と互換性があります。LVDS 互換ソリューション・レートは、最大1.6 Gbps までサポートされています。

1.13. ALM (アダプティブ・ロジック・モジュール)

インテル Agilex デバイスでは、拡張 ALM (アダプティブ・ロジック・モジュール) を前世代のインテルStratix 10 およびインテル Arria® 10 FPGA として使用することで、ロジック・ファンクションの効率的な実装と、デバイス世代間での IP の容易な変換が可能です。

次の図に示す ALM ブロック図には、分割可能なルックアップ・テーブル (LUT) を備えた 8 つの入力、2つの専用エンベデッド加算器、および 4 つの専用レジスターがあります。

(24) DDR5 のサポートはインテル Agilex M シリーズデバイスのみ



25


図 -7: ALM ブロック図

FullAdder

Reg

Reg

Reg

4 Registers per ALM

1

2

3

4

5

6

7

8

AdaptiveLUT

Reg

FullAdder

ALM の主な機能は次のとおりです。

• 8 入力フラクチャブル LUT あたり 4 レジスターの高レジスター数で第 2 世代インテルHyperflex アーキテクチャーと連携動作し、インテル Agilex デバイスによるコア・パフォーマンスの最大化を非常に高いコアロジック使用率で実現

• 選択 7 入力ロジック機能、すべての 6 入力ロジック機能、およびより小さな LUT サイズからなる 2つの独立機能の実装によるコアロジック使用率の最適化

• インテル Agilex ALM アーキテクチャーの新たな機能として、各 ALM の 2 つのクロックソースでの 2 つの通常クロックと 2 つの遅延クロックの生成による ALM レジスターの駆動によるクロックドメインの増加と時間借用能力の向上

• 高速 6 LUT と 5 LUT 出力の追加による組み合わせ機能でロジックカスケードのクリティカル・パスを改善

• パックされたレジスターパス 2 つを持つ 5 入力 LUT を含むレジスター・パッキング・モードの改善によるファブリック領域の使用効率向上とクリティカル・パスの改善

• アドレス・ラッチ・イネーブルでのラッチモードを新たにサポート

インテル Quartus Prime 開発ソフトウェアでは、ALM ロジック構造を活用して、最大限のパフォーマンス、最適なロジック使用率、および最短のコンパイル時間を実現します。インテル Quartus Prime開発ソフトウェアでは、デザイン再利用が簡素化されます。これは、レガシーデザインのインテルAgilex FPGA の ALM アーキテクチャーへの自動マッピングによるものです。

1.14. コア・クロック・ネットワーク

インテル Agilex デバイスのコアクロック機能には、プログラマブル・クロック・ツリー合成の使用が採用されています。



26


この手法では、専用のクロックツリー配線およびスイッチング回路を使用し、インテル Quartus Prime開発ソフトウェアによるデザインに必要な正確なクロックツリーの作成が可能になります。クロックツリー合成では、クロックツリー挿入遅延を最小限に抑え、クロックツリー内のダイナミック消費電力を削減し、コアのクロッキング柔軟性を向上させます。このとき、レガシーのグローバルおよびリージョナル・クロッキング方式との下位互換性は維持されます。

インテル Agilex デバイスのコア・クロック・ネットワークでは、第 2 世代インテル Hyperflex コア・アーキテクチャーをサポートしています。また、DDR4 用に最大 3200 Mbps のハード・メモリー・コントローラー、およびコアへの 1/4 レート転送もサポートしています。コア・クロック・ネットワークは、専用のクロック入力ピンと整数 I/O PLL によってサポートされています。

1.15. I/O PLL

インテル Agilex FPGA に含まれる I/O PLL は、コア・ファブリックでの汎用用途および外部メモリー・インターフェイスと高速 LVDS インターフェイスのデザイン簡素化に使用可能です。I/O PLL の位置は、I/O バンク内のハード・メモリー・コントローラーおよび LVDS シリアライザー/デシリアライザー(SERDES) ブロックに隣接しています。各 I/O バンクには、I/O バンク I/O PLL2 つとファブリック・フィード I/O PLL1 つが含まれています。この配置によってタイミング・クロージャーが容易になります。これは、I/O PLL と I/O PLL を使用する必要がある I/O とが、密接に結合されているためです。I/O PLLは、汎用アプリケーションのコアで使用できます。これには、クロック・ネットワーク遅延補償やゼロ遅延クロック・バッファリングなどがあります。

1.16. 内部エンベデッド・メモリー

インテル Agilex デバイスに含まれている 3 種類のエンベデッド・メモリー・ブロックは次の通りです。

• MLAB (640 ビット)

• M20K (20K ビット)

• eSRAM (18M ビット)

M20K および MLAB ブロックは、以前のインテルのデバイスファミリーから引き継がれ、よく知られたブロックサイズです。ML20 ブロックは、幅広で浅いメモリーに最適ですが、M20K ブロックの目的は、より大きなメモリー・コンフィグレーションをサポートし、ハード ECC を含むことです。M20K と MLAB の両方の内蔵エンベデッド・メモリー・ブロックのコンフィグレーションは、シングルポートまたはデュアルポートの RAM、FIFO、ROM、またはシフトレジスターと行うことができます。

さらにインテル Agilex デバイスには、スティッチング・サポート付きの 18 メガビット (Mb) eSRAMブロックも含まれています。これは、大容量、高速パス、低レイテンシー、高帯域幅のオンチップ・メモリー・ブロックです。

このメモリーブロックは柔軟性が高く、次の表に示すように多数のメモリー・コンフィグレーションをサポートしています。

表 16. 内蔵エンベデッド・メモリー・ブロックのコンフィグレーション

MLAB (640 ビット) M20K (20 K ビット) eSRAM (18 M ビット)

64×10 (エミュレーションによるサポート)32 x 20

2K x 10 (または x8)1K x 20 (または x16)512 x 40 (または x32)

8 チャネルの 2.25Mb (18Mb) (各チャネルには 32 バンクの 72 x 1Kメモリーが含まれます)



27


1.17. 可変精度 DSP

インテル Agilex FPGAs’ DSP ブロックのベースになっている可変精度 DSP アーキテクチャーは、インテルの前世代デバイスで使用されています。その特徴は、ハード固定小数点および IEEE-754 に準拠した浮動小数点機能です。インテル Agilex FPGA の新機能は、半精度 (16 ビット演算) FP16 浮動小数点モードおよび BFLOAT16 浮動小数点フォーマットのサポートです。前世代の FPGA と比較して 9x9乗数器の数も増え、1 つの 18x19 乗算器に対して 2 つの 9x9 乗数が備えられています。

DSP ブロックをコンフィグレーションして、信号処理のサポートができます。このときの精度の範囲は、9x9 から 54x54 までです。パイプライン・レジスターが追加されたことによって、DSP ブロックの最大動作周波数が上がり、消費電力が低減されます。さらに、乗算器への入力のダイナミック・スイッチングは、scanin および chainout 機能によって使用可能です。

図 -8: 低精度固定小数点モード

64

1Load Constant

ChainoutControl Constant

Inpu

t Reg

ister

s

Outp

ut Re

giste

rsFe

edba

ckRe

giste

rs

37

64

0

82

Low Precision Fixed Point Mode



28


図 -9: 標準精度固定小数点モード

Inpu

t Reg

ister

s

Multiplier18 x 19

PipelineRegister

PipelineRegister

Chainout & Scanin Control

SystolicRegister

FeedbackRegister

+/-

182

+/- PipelineRegister

PipelineRegister

44

74

108

18

SystolicRegister

64

064

OutputRegister

Multiplier18 x 19

CoefficientRegister

CoefficientRegister

+

Mult

iplex

er an

d Pipe

line R

egist

ers

-

DSP Block: Standard Precision Fixed Point Mode

図 -10: 高精度固定小数点モード

Inpu

t Reg

ister

s

Pipeli

ne Re

giste

r

Multiplier

FeedbackRegister

CoefficientRegister

74

64

64

64

27 x 27108

Pre-Adder

PipelineRegister

+/- PipelineRegister

OutputRegister

0

Chainout & Scanin Control2

DSP Block: High Precision Fixed Point Mode



29


図 -11: 半精度浮動小数点演算 16 ビット

*このブロック図はDSPブロックの機能を示したものです。パイプライン・レジスターはDSPブロックのさまざまな回路内に埋め込まれています。

InputRegister

Bank

OutputRegister

BankTop

Multiplier

Adder

97

48

32

32

Adder

BottomMultiplier

*PipelineRegister

*PipelineRegister

*PipelineRegister

*PipelineRegister

*PipelineRegister

*PipelineRegister

Register

DSP Block: Floating Point Arithmetic 16-bit Half Precision Mode

図 -12: 単精度浮動小数点演算 32 ビット

*このブロック図はDSPブロックの機能を示したものです。パイプライン・レジスターはDSPブロックのさまざまな回路内に埋め込まれています。

InputRegister

Bank

OutputRegister

Bank

Multiplier

129

40

32

32

Adder

*PipelineRegister

*PipelineRegister

*PipelineRegister

*PipelineRegister

DSP Block: Floating Point Arithmetic 32-bit Single Precision Mode

*PipelineRegister



30


各 DSP ブロックは、コンパイル時に個別にコンフィグレーションして、クワッド 9×9、デュアル 18×19、またはシングル 27×27 の積和演算とすることができます。専用の 64 ビット・カスケード・バスを使用すると、複数の可変精度 DSP ブロックをカスケード接続して、さらに高精度の DSP 機能を効率的に実装できます。

浮動小数点モードでは、各 DSP ブロックによって、単精度または半精度の浮動小数点 (FP16 およびBFLOAT16 を含む) 乗算器および加算器が提供されます。浮動小数点加算、乗算、積和、および乗算累積がサポートされます。

次の表で示すのは、DSP ブロック内または複数のブロックを使用した異なる精度への対応方法です。

表 17. 可変精度 DSP ブロックのコンフィグレーション

乗算器サイズ DSP ブロックリソース予想される使用法

9x9 ビット可変精度 DSP ブロックの 1/4 低精度固定小数点

18x19 ビット可変精度 DSP ブロックの 1/2 中精度固定小数点

27x27 ビット可変精度 DSP ブロック 1 個高精度固定小数点

19x36 ビット可変外部加算器付き精密 DSP ブロック 1 個固定小数点 FFT

36x36 ビット外部加算器付き可変精度 DSP ブロック 2 個超高精度固定小数点

54x54 ビット外部加算器付き可変精度 DSP ブロック 4 個倍精度固定小数点

半精度浮動小数点可変精度 DSP ブロック 1 個 (FP16 乗算器用加算器と累算器 2 個を含む) 半精度浮動小数点

単精度浮動小数点可変精度 DSP ブロック 1 個 (累算器付き FP32 乗算器を含む) 単精度浮動小数点

1.18. ハード・プロセッサー・システム (HPS)

インテル Agilex SoC ハード・プロセッサー・システム (HPS) は、業界をリードするインテルの第 3 世代 HPS です。HPS はクアッドコア Arm Cortex-A53 です。これを使ってユーザーは、既存の SoC デザインをインテル Stratix 10 SoC からインテル Agilex SoC に簡単に移行させることができます。

HPS でもまた、システム全体のハードウェア・バーチャライゼーション機能が、システムメモリー管理ユニットを追加することで可能になります。このアーキテクチャーの改善により、SoC によってワイヤレスおよびワイヤライン通信、データセンターの高速化、多数の軍事アプリケーションなど、現在および将来のエンベデッド市場の要件が確実に満たされます。



31


図 -13: HPS のブロック図

ARM Cortex -A53

NEON

32 KB I-Cachewith Parity

32 KB D-Cachewith ECC

FPU

ARM Cortex -A53

1 MB L2 Cache with ECC

NEON

System MMU

FPGA Fabric

Cache Coherency Unit

JTAG Debugor Trace

Lightweight HPS- to-FPGA Bridge

256 KBRAM2

HPS-to-FPGABridge

Timers(x8)

FPGA-to-SoCBridge



FPU

ARM Cortex -A53

NEON



FPU USB OTG(x2)1,2

UART (x2)

I2C (x5)

EMAC (x3)1, 2

SDMHard Memory

Controller

SD/SDIO/MMC1,2

DMA(8 Channel)2

NANDFlash1, 2

HPS I0

Quad ARM Cortex-A53-Based Hard Processor System

SPI (x4)

ARM Cortex -A53

NEON



FPU

Notes:1. Integrated direct memory access (DMA)2. Integrated error correction code (ECC)

HPS-to-SDMSDM-to-HPS

MultiportFront-End Interface

インテル Agilex HPS の主な機能

表 18. 機能の概要

機能説明

クワッドコア ARM Cortex-A53 MPCore プロセッサー・ユニット

• 2.3 MIPS/MHz の命令効率• 最大 1.5 GHz の CPU 周波数• 1.50 Ghz での合計性能 13,800 MIPS• ARMv8-A アーキテクチャー• 64 ビットおよび 32 ビット ARM 命令の実行• 16 ビットおよび 32 ビットの Thumb 命令によるメモリー・フットプリントを 30%削減• 8 ビット Java バイトコードによる Jazelle®RCT 実行アーキテクチャー• ダイナミック分岐予測を備えたスーパースカラー、可変長、アウトオブオーダー・パイプライン

continued...



32


機能説明

• 改良版 ARM NEON™メディア処理エンジン• 単精度および倍精度浮動小数点演算ユニット• CoreSight™デバッグおよびトレース・テクノロジー

システムメモリー管理ユニット • 統合メモリーモデルを可能にし、ハードウェア・バーチャライゼーションを FPGA ファブリックに実装されたペリフェラル内に拡張

キャッシュ・コヒーレンシー・ユニット

• キャッシュに格納された共有データの変更がシステム全体に伝播され、双方向のコヒーレンシ用コプロセッシング・エレメントを提供

キャッシュメモリー • L1 キャッシュ— パリティーチェック付き 32KB 命令キャッシュ— ECC 付き 32KB L1 命令キャッシュ— パリティーチェック

• L2 キャッシュ— 1MB 共有— 8 ウェイ・セット・アソシエイティブ— TAG RAM 上のパリティーおよびデータ RAM 上の ECC を使用した SEU 保護— キャッシュ・ロックダウン・サポート

オンチップメモリー • 256 KB スクラッチオンチップ RAM

HPS 用外部 SDRAM およびフラッシュ・メモリー・インターフェイス

• DDR4 サポート付きハード・メモリー・コントローラー— 40 ビット (32 + 8 ビット ECC)、一部のパッケージでは 72 ビット (64 ビット + 8 ビット ECC) を

サポート— 最大 3200 Mbps DDR4 をサポート— 計算、エラー訂正、ライトバック訂正、およびエラーカウンターを含むエラー訂正コード (ECC) のサ

ポート— 個々の SDRAM バースト上の Software Configurable Priority Scheduling— JEDEC 規定のすべてのタイミング・パラメーターに対する完全にプログラミング可能なタイミング・パ

ラメーターのサポート— ハード・メモリー・コントローラーへのマルチポート・フロントエンド (MPFE) スケジューラー・インタ

ーフェイスによる FPGA ファブリックへのインターフェイス用の AXI®サービス品質 (QoS) のサポート

• NAND フラッシュ・コントローラー— ONFI 1.0— DMA ベースの内蔵ディスクリプター— プログラマブル・ハードウェア ECC のサポート— 8 および 16 ビット・フラッシュ・デバイスをサポート

• セキュアデジタル SD/SDIO/MMC コントローラー— eMMC 4.5— 内蔵ディスクリプター・ベースの DMA— CE-ATA デジタルコマンドをサポート— 50 MHz の動作周波数

• ダイレクト・メモリー・アクセス (DMA) コントローラー— 8 チャネル— 最大 32 個のペリフェラル・ハンドシェイク・インターフェイスをサポート

continued...



33


機能説明

通信インターフェイス・コントローラー

• DMA 内蔵 10/100/1000 イーサネット・メディア・アクセス・コントロール (MAC) 3 個— RGMII および RMII 外部 PHY インターフェイスをサポート— FPGA ロジックを介した他の PHY インターフェイスのサポート (オプション)

• GMII• MII• RMII (MII から RMII アダプターが必要)• RGMII (GMII から RGMII アダプターが必要)• SGMII (GMII から SGMII アダプターが必要)

— IEEE 1588-2002 および IEEE 1588-2008 規格のサポートによる高精度ネットワーク・クロック同期

— 受信フレームの IEEE 802.1Q VLAN タグ検出をサポート— イーサネット AVB 規格をサポート

• DMA 搭載 USB On-the-Go (OTG) コントローラー 2 個— デュアルロール・デバイス (デバイスとホスト機能)

• 高速 (480 Mbps)• 全速 (12 Mbps)• 低速 (1.5 Mbps)• USB 1.1 をサポート (全速と低速)

— 内蔵ディスクリプター・ベースのスキャッター・ギャザー DMA— 外部 ULPI PHY のサポート— 最大 16 個の双方向エンドポイント (コントロール・エンドポイントを含む)— 最大 16 個のホストチャネル— 汎用ルートハブをサポート— OTG 1.3 および OTG 2.0 モードへのコンフィグレーション可能

• I2C コントローラー 5 個 (3 個は EMAC により外部 PHY への MIO に使用可能)— 100 Kbps および 400 Kbps の両モードをサポート— 7 ビットおよび 10 ビットの両アドレッシング・モードをサポート— マスターとスレーブの動作モードをサポート

• UART 16550 互換 2 個— 最大 115.2 Kbaud のプログラム可能なボーレート

• シリアル・ペリフェラル・インターフェイス (SPI) 4 個 (マスター 2 個、スレーブ 2 個)— 全二重および半二重

タイマーおよび I/O • タイマー— 汎用タイマー 4 個— ウォッチドッグ・タイマー 4 個

• HPS ペリフェラルを直接 I/O に接続できる HPS ダイレクト I/O 48 個• 最大 2 個の IO96 バンクを HPS に割り当てて HPS DDR アクセス可能

ロジックコアへのインターコネクト

• HPS-FPGA ブリッジ— HPS バスマスターによるコア・ファブリック内のバススレーブへのアクセスが可能— コンフィグレーション可能な 32、64、または 128 ビット AMBA AXI インターフェイスにより、FPGA

ファブリックに対する高帯域幅 HPS マスター・トランザクションが可能• HPS-SDM および SDM-HPS ブリッジ

— HPS の SDM ブロックへの到達および SDM による HPS のブートストラップが可能• 軽量 HPS-FPGA ブリッジ

— HPS からソフト・ペリフェラルへの低レイテンシー・レジスター・アクセスに適した軽量 32 ビット AXIインターフェイス

• FPGA-HPS ブリッジ— コンフィグレーション可能な 128、256、512 ビット ACE-Lite インターフェイス— HPS をターゲットとする最大 256 ビットの FPGA-SoC— DDR をターゲットとする最大 512 ビットの FPGA-SoC



34


1.19. 消費電力マネジメント

インテル Agilex デバイスでは、先進の 10 nm FinFET プロセス・テクノロジー、第 2 世代インテルHyperflex コア・アーキテクチャー、パワー・ゲーティング、およびいくつかの電力削減手法オプションを活用し、前世代の高性能インテル Stratix 10 デバイスと比較して最大 40％もの総消費電力を削減します。

インテル Agilex 標準電源装置 (-V) は SmartVID 装置です。各 SmartVID デバイスのコア電源(VCC および VCCP) の駆動には、それぞれのインテル Agilex デバイス専用の PMBus 電圧レギュレーターを使用する必要があります。SmartVID (-V) デバイスごとの PMBus 電圧レギュレーターの使用は必須で、オプションではありません。コードの各 SmartVID デバイスへのプログラムが製造中に行われます。これにより、PMBus 電圧レギュレーターの最適コア電圧での動作が可能になり、デバイスの性能仕様が満たされます。

さらに、パワー・ゲーティングでは、FPGA 内の未使用スタティック電力を削減するために、そのリソースをパワーダウンします。インテル Quartus Prime 開発ソフトウェアでは、DSP や M20K ブロックなどの特定の未使用リソースブロックをコンフィグレーション時に自動的にパワーダウンします。

インテル Agilex デバイスのオプションの電力削減手法は次の通りです。

• 使用可能な低スタティック・パワー・デバイス : インテル Agilex デバイスで使用可能な固定コア電圧は、SmartVID 標準パワーデバイスよりも低いスタティック電力を提供する一方で、デバイス性能は維持されます。

さらに、インテル Agilex デバイスの特徴は、業界をリードする低消費電力トランシーバーです。また、ハード IP ブロックを多数装備し、それによってロジックリソースの削減だけではなく、ソフト実装と比較して、大幅な省電力が実現します。通常、ハード IP ブロックは、同等のソフトロジック実装と比較して、消費電力を最大 50％抑えることができます。

1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)

すべてのインテル Agilex デバイスには、セキュア・デバイス・マネージャー (SDM) が含まれています。この専用の 3 重冗長プロセッサーは、デバイスへのエントリーポイントとしてすべての JTAG およびコンフィグレーション・コマンドに対して機能します。SDM ではまた、SoC デバイス内の HPS をブートストラップし、FPGA デバイスと同じセキュリティー機能を使用して HPS を起動できるようにします。



35


図 -14: SDM のブロック図

セキュリティー機能

• カスタマイズ可能な

　セキュリティー・ブート・プロセス

• プライベート、パブリック、

および PUF ベースキーのサポート

インターフェイス・バスを使用して

コンフィグレーション・データを

SDMからFPGA全体に転送

セクターを並列にコンフィグレーションして

コンフィグレーション時間を短縮

セクターを選択的にコンフィグレーションして

敏感なパラメーターをクリア

LSM: ローカル・セクター・マネージャーPUF: 物理的クローン化不可能な機能

LSMFPGA

セクター

LSMFPGA

セクター

LSMFPGA

セクター

LSMFPGA

セクター兼

用 I/O

コンフィグレーション

ネットワーク

セキュア・デバイス・マネージャー (SDM)

専用

コン

フィ

グレ

ーシ

ョン

I/O

SDM ブロック図

コンフィグレーション中に、インテル Agilex デバイスはロジックセクターに分割され、各ロジックセクターはローカル・セクター・マネージャー (LSM) によって管理されます。SDM では、コンフィグレーション・データをオンチップ・コンフィグレーション・ネットワーク経由で各 LSM に渡します。これにより、セクターを個別に、一度に 1 つずつ、または並行してコンフィグレーションできます。このアプローチで実現できるのは、簡素化されたセクター・コンフィグレーションおよびリコンフィグレーションや、固有の並列処理による全体のコンフィグレーション時間の短縮です。同じセクターベースのアプローチを使用して、Single Event Upset およびセキュリティー攻撃に対応します。

セクターでは、デバイス・コンフィグレーションとリコンフィグレーションを論理的に分離しますが、通常の FPGA ロジックと配線のロウとカラムをオーバーレイします。これが意味するのは、インテルQuartus Prime 開発ソフトウェアの配置配線やセクター境界をまたぐロジック信号のタイミングには影響がないということです。

SDM により、堅牢かつ安全で、完全認証済みのデバイス・コンフィグレーションが可能になります。また、コンフィグレーション手法のカスタマイズもできます。これにより、デバイスのセキュリティーが強化されます。コンフィグレーションおよびリコンフィグレーションの場合、このアプローチには次んおようなさまざまな利点があります。

• 専用のセキュア・コンフィグレーション・マネージャー

• セクターのコンフィグレーションが並行して行われることによるデバイス・コンフィグレーション時間の短縮

• 更新可能なコンフィグレーション・プロセス



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• パーシャル・リコンフィグレーション

• リモート・システム・アップデート

• 個々のセクターまたはデバイス全体のゼロ化

SDM の追加機能には、レジスター状態のリードバックやライトバックなどもあり、これによって ASIC プロトタイピングやその他のアプリケーションがサポートされます。

1.21. デバイス・セキュリティー

インテル Agilex FPGA および SoC は、前世代のデバイスに備わっていた堅牢なセキュリティー機能をベースに構築され、新しく革新的なセキュリティー強化を数多く含んでいます。この機能はまた、SDM によって管理され、デバイスのコンフィグレーションとリコンフィグレーションを暗号化、認証、キーストレージ、および改ざん防止サービスによって密接に結び付けています。

SDM によって提供されるセキュリティー・サービスには、次のものがあります。

• ビットストリーム暗号化

• 多要素認証

• ハード暗号化と認証の高速化; AES-256、 SHA-256/384、および ECDSA-256/384

• 揮発性および不揮発性の暗号化キーの保存と管理

• Physically Unclonable Function (PUF) サービス

• 更新可能なコンフィグレーション・プロセス

• 安全なデバイス・メンテナンスおよびアップグレード機能

• サイドチャネル攻撃保護

• センサー入力やセキュリティー攻撃に対するスクリプト対応 (選択的セクターゼロ化を含む)

• リードバック、JTAG、およびテストモードの無効化

• Single Event Upset (SEU) 対応の強化

• プラットフォームの検証

1.22. PCI Express を使用した CvP

PCI Express を使用したプロトコル経由コンフィグレーションにより、インテル Agilex FPGA のコンフィグレーションが PCI Express バス上で可能になり、ボードレイアウトが簡素化され、システム統合が強化されます。エンベデッド PCI Express ハード IP を FPGA のコンフィグレーション前に自律モードで動作させます。これにより、 PCI Express バスの電源が投入され、 PCI Express 仕様の許容範囲である 100 ミリ秒以内にアクティブになります。インテル Agilex デバイスは、 PCI Express バス全体でのリコンフィグレーションもサポートしています。システムのダウンタイム短縮のために PCIExpress リンクをアクティブに保ちます、この間、デバイスのリコンフィグレーションは継続して行われます。

1.23. パーシャル・リコンフィグレーションおよびダイナミック・リコンフィグレーション

パーシャル・リコンフィグレーションでは、FPGA の一部のリコンフィグレーション中でも、他のセクションの動作を継続できます。この機能が必要とされるのは、アップタイムがクリティカルなシステムです。なぜなら、機能の更新や調整がサービスを中断せずにできるからです。



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パーシャル・リコンフィグレーションでは、消費電力とコストの削減に加えて、実効ロジック集積度を高めます。このために、同時に動作しない機能を FPGA に配置する必要を取り除いています。代わりに、これらの機能を外部メモリーに格納して、必要に応じてロードします。これにより、必要な FPGA のサイズが縮小します。そのために、複数のアプリケーションを単一の FPGA 上で可能にし、ボードスペースを節約し、電力を削減しています。パーシャル・リコンフィグレーションのプロセスは、インテル QuartusPrime デザイン・ソフトウェアの実証済みインクリメンタル・コンパイル・デザイン・フローの上に構築されています。

インテル Agilex デバイスのダイナミック・リコンフィグレーションにより、トランシーバー・データレート、プロトコル、およびアナログ設定のダイナミックな変更をチャネルごとにすることが可能です。この間、隣接するトランシーバー・チャネルでのデータ転送は維持されます。ダイナミック・リコンフィグレーションが最適なのは、オンザフライ・マルチプロトコルまたはマルチレート・サポートが必要なアプリケーションです。トランシーバー内の PMA ブロックと PCS ブロックの両方のリコンフィグレーションにこの手法を使用できます。トランシーバーのダイナミック・リコンフィグレーションを FPGA のパーシャル・リコンフィグレーションと併用して、コアとトランシーバーの両方のパーシャル・リコンフィグレーションができます。

1.24. Fast Forward コンパイル

インテル Quartus Prime 開発ソフトウェアの革新的な Fast Forward Compile 機能では、デザインにおけるパフォーマンスのボトルネックを特定します。また、詳細で段階的なパフォーマンス向上に関する推奨事項を提供して、それをユーザーが後で実装できるようにします。コンパイラーによって報告される予想最大動作周波数を達成するためには、推奨事項を適用します。Fast Forward Compile は、新しい Hyper-Aware デザインフローの一部として、インテル Agilex デザインのパフォーマンスを最大化し、迅速なタイミング・クロージャーを実現します。

以前は、このタイプの最適化には、時間のかかるデザインのイタレーションが複数回必要でした。例えば、デザインをフルで再コンパイルして、変更の有効性を判断するなどです。Fast Forward Compile を使用すると、最適化作業をどこに集中させるか、また、デザインのパフォーマンスとスループットをどのようにして向上させるかについて、より適切な決定を下すことができます。この手法によって、パフォーマンスを推測する作業の大部分がなくなり、その結果、デザインのイタレーション回数が少なくなり、インテルAgilex デザインコア・パフォーマンスが最大 40％向上します。

1.25. SEU (Single Event Upset) のエラー検出および訂正

インテル Agilex FPGA および SoC では、堅牢な SEU エラー検出および訂正回路を提供しています。検出および訂正回路には、Configuration RAM (CRAM) プログラミング・ビットおよびユーザーメモリーの保護が含まれています。CRAM を保護する連続動作するパリティーチェッカー回路には、内蔵ECC が備えられています。それによって 1 つまたは 2 つのビットエラーを自動訂正し、より高次のマルチビット・エラーを検出します。

CRAM アレイの物理的なレイアウトは最適化されており、大部分の multi-bit upset が個別のシングルビットまたはダブルビットエラーとして表示され、内蔵の CRAM ECC 回路によって自動訂正されます。CRAM 保護に加えて、ユーザーメモリーでも ECC 回路を内蔵し、そのレイアウトはエラー検出と訂正のために最適化されています。



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SEU のエラー検出および訂正ハードウェアは、ソフト IP とインテル Quartus Prime 開発ソフトウェアの両方でサポートされています。これにより、完全な SEU 軽減ソリューションを提供しています。完全なソリューションのコンポーネントは次のとおりです。

• CRAM およびユーザー M20K メモリーブロックのハードエラー検出および訂正

• SEU の確立を最小限に抑えるために、メモリーセルの物理的レイアウトを最適化

• 感度処理ソフト IP により、CRAM upset の使用済みビットまたは未使用ビットへの影響の有無を報告

• インテル Quartus Prime 開発ソフトウェアによるサポート付きフォールト・インジェクション・ソフト IP によるテスト目的での CRAM ビットの状態の変更

• インテル Quartus Prime 開発ソフトウェアでの階層タグ付け

• Triple Mode Redundancy (TMR) をセキュア・デバイス・マネージャーおよび重要なオンチップ・ステート・マシンに使用

上記の SEU 軽減機能に加えて、インテル Agilex デバイスに使用されているインテル 10 nmFinFET プロセス技術は、FinFET トランジスターをベースとしています。FinFET トランジスターは、従来のプレーナー・トランジスターと比較して SEU 感受性が低減されています。

1.26. 追加情報

インテル Agilex デバイスについての追加情報は、インテルのウェブサイト上のインテル Agilex 製品のページをご参照ください。

関連情報インテル Agilex 製品のページ



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https://www.intel.com/content/www/us/en/products/programmable/fpga/agilex.html


A. 改訂履歴

表 19. インテル Agilex FPGA 技術資料 (簡易版) の改訂履歴

ドキュメント・バージョン

変更内容

2019.04.02 初版


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ISO9001:2015登録済





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