XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 1

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概要 放送業界向けの映像機器には、SMPTE (Society of Motion Picture and Television Engineers) SDI (SerialDigital Interface) 規格が広く使用されています。 このインターフェイスは、 放送局スタジオや映像制作

会社で使用されており、 非圧縮のデジタル映像と多重音声チャネルなどの埋め込まれた補助データを共

に伝送します。

ザイ リ ンクスの SMPTE SDI LogiCORE™ IP は、 デバイス固有の制御機能を持たない一般的な SDI 受信/送信データパスです。 このアプリ ケーシ ョ ン ノートでは、 完全な SDI インターフェイスを構築する

ために、Kintex™-7 GTX ト ランシーバーと SMPTE SDI LogiCORE IP を合わせて使用するための制御

ロジッ クを含むモジュールを提供します。 また、 ザイ リ ンクスの Kintex-7 FPGA KC705 評価ボードを

使用する SDI の設計例をいくつか紹介します。

このアプリ ケーシ ョ ン ノートで使用される用語については、56 ページの 「用語解説」 を参照してくださ

い。 SMPTE の資料タイ トルおよび規格は 59 ページの 「参考資料」 に一覧表示し、 SMPTE の資料番号

も記載しています。

はじめに ザイ リ ンクスの SMPTE SDI LogiCORE IP (以下、SDI コアという ) は、Kintex-7 GTX ト ランシーバー

と接続するこ とで、 SMPTE SD-SDI、 HD-SDI、および 3G-SDI 規格をサポートする SDI インターフェ

イスを実装できます。SDI コアと GTX ト ランシーバーを接続して完全な SDI インターフェイスを実装

するには、 ロジッ クを追加する必要があ り ます。 このアプリ ケーシ ョ ン ノートでは、 この付加的な制御

ロジッ ク と インターフェイス ロジッ クについて説明し、必要となる制御モジュールおよびインターフェ

イス モジュールを Verilog と VHDL の両言語で提供します。

デバイス固有の制御ロジッ クの主な機能は次のとおりです。

• GTX ト ランシーバーのリセッ ト ロジッ ク

• 3 つの SDI 規格をサポートするために、 GTX RX/TX シ リ アル ク ロ ッ ク分周器を動的に切り換え

る機能

• HD-SDI および 3G-SDI 規格の 2 つの異なるビッ ト レート をサポートするために、 TX の基準ク

ロ ッ ク を動的に切 り 換え る機能 (HD-SDI モード の場合は 1.485Gb/s と 1.485/1.001 Gb/s で、

3G-SDI モードの場合は 2.97Gb/s と 2.97/1.001 Gb/s)

• SD-SDI モードの場合にデータを回復させるデータ リ カバリ ユニッ ト

• RX で受信しているビッ ト レート (1/1 ビッ ト レート信号または 1/1.001 ビッ ト レート信号) を判

断する RX ビッ ト レート検出機能

このアプリ ケーシ ョ ン ノートでは、 GTX ト ランシーバー用制御モジュールのインスタンス と SMPTESDI コアのインスタンスを含むラ ッパー ファ イルについて説明し、それらに必要な接続について解説し

ます。 このファ イルを利用するこ とで、 SDI インターフェイスを簡単に構築できます。

このアプリ ケーシ ョ ン ノートでは、次の用語を使用します。 SDI コアとは、 CORE Generator™ ツール

または Vivado™ ツールの IP カタログで生成される SMPTE SDI コアのこ とをいいます。制御モジュー

ルとは、 GTX が SMPTE SDI コアを使用して SDI インターフェイスを実装する際に必要となるさまざ

まなデバイス固有の機能を実装するモジュールです。 このアプリ ケーシ ョ ン ノートでは、制御モジュー

ルをソース コード形式で提供します。 SDI ラ ッパーは、 SMPTE SDI コアや制御モジュールをインス

アプリケーシ ョ ン ノート : Kintex-7 ファ ミ リ

XAPP592 (v1.1) 2013 年 2 月 7 日

Kintex-7 GTX ト ランシーバーを使用した SMPTE SDI インターフェイスの実装著者 : John Snow

はじめに

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 2

タンシエート して相互接続するためのラ ッパー モジュールです。 このアプ リ ケーシ ョ ン ノー ト では、

ソース コード形式で SDI ラ ッパーを提供しています。図 1 の簡略ブロッ ク図では、さまざまなコンポー

ネン ト を組み合わせて SDI インターフェイスを形成しているこ とを示しています。GTX ラ ッパーは、7シ リーズ FPGA ト ランシーバー ウ ィザード (CORE Generator および IP カタログで利用可能) で生成さ

れた GTX ト ランシーバー用のラ ッパー ファ イルです。

SDI ラ ッパーには、制御モジュールのインスタンス と SMPTE SDI コアのインスタンスが 1 つずつ含ま

れています。 SMPTE SDI コアには、SDI RX データパス と SDI TX データパスの両方が含まれます。 通常、ラ ッパー モジュールは同じ GTX ト ランシーバー内の GTX RX/TX ユニッ トへ接続されますが、こ

の場合はこれに該当しません。 異なる GTX ト ランシーバーの RX/TX ユニッ ト を同じ SDI ラ ッパーへ

接続できます。SDI RX のみ、あるいは SDI TX のみ必要な場合は、合成段階で制御モジュールと SMPTESDI コアの未使用部分が最適化によって除去されます。

このアプリ ケーシ ョ ン ノートでは、SDI コアを使用する 2 つのデモ アプリ ケーシ ョ ン例を紹介します。

これらのアプ リ ケーシ ョ ンは KC705 評価ボード を使用して実行されます。 SDI の物理的なインター

フェイス と して、 Inrevium 社製 SDI FPGA メザニン カード (FMC) も必要です。

図 1 について説明します。

1. これらの 40 ビッ ト バスは、実際には 4 つのバスで構成されており、10 ビッ ト幅のバスがぞれぞれ

異なる SDI データ ス ト リームを伝搬します。アクティブなデータ ス ト リーム数、つま りバス数は、

SDI モードによって異なり ます。 たとえば、 SD-SDI モードでは 10 ビッ トのデータ ス ト リームが

1 つしかアクティブになり ませんが、 HD-SDI モードではそれが 2 つアクティブになり ます。

2. オプシ ョ ンのオーディオ エンベッダーは単独コアであ り、SMPTE SDI コアには含まれていません。

また、 このアプリ ケーシ ョ ン ノートでは説明していません。

X-Ref Target - Figure 1

図 1 : 完成した SDI RX/TX インターフェイスのブロック図

X592_01_081912

SDI Out

BUFG

BUFG

SMPTESDI Core

Optional AudioEmbedder

(2)

SDI Wrapper GTX Wrapper

Kintex-7 FPGA

ControlModule

Reference ClockSource

Reference Clocks

Cable Driver

TXUSRCLK

RXUSRCLK

TXUSRCLK2

RXUSRCLK2

TXDATA

RXDATA

Resets and Control

Status

TXOUTCLK

RXOUTCLK

Cable Equalizer

SDI InEQ

40 (1)

148.5 MHz 148.5/1.001 MHz

32

2

20

40 (1)

TX Clock

RX Clock

TX Video

RX Video

TX ST352 PID

RX ST352 PID

TX SDI Mode

TX Control

RX Status

RX SDI Mode

40 (1) 40 (1)

32

2

20

Kintex-7 GTX ト ランシーバーを使用して SDI インターフェイスを実現

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 3

Kintex-7 GTX ト ランシーバーを使用して SDI インターフ ェ イスを実現

このセクシ ョ ンでは、『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』 (UG476) を補足

する内容を提供します。 ユーザー ガイ ドではないため、 SDI アプリ ケーシ ョ ンの実現に必要な GTX トランシーバーの機能を中心に説明しています。

このアプリ ケーシ ョ ン ノートの GTX ト ランシーバー ポートに関しては、『7 シ リーズ FPGA GTX/GTHト ランシーバー ユーザー ガイ ド』 (UG476) で使用されている命名規則に従います。 この規則は、 ポー

トのベース ネームにのみ使用します。 7 シ リーズ FPGA ト ランシーバー ウ ィザードを使用して GTXラ ッパーを作成する と、ラ ッパー内の最初のト ランシーバーのベース ポート名の先頭に GT0_ が追加さ

れます。 そしてラ ッパー内の 2 つ目のト ランシーバーには GT1_ が追加されて、 3 つ目も同様に規則的

に命名されます。すべての入力ポートには、名前の後ろに _IN が追加され、すべての出力には _OUT が追加されます。 たとえば、 このアプ リ ケーシ ョ ン内で TXRATE ポート名について言及する場合、 GTXラ ッパー内の実際の名前は、最初の GTX の TXRATE ポートでは GT0_TXRATE_IN とな り、2 つ目の

GTX ラ ッパーでは GT1_TXRATE_IN とな り ます。

GTX 基準クロック

Kintex-7 GTX ト ラ ンシーバーは、 ク ワ ッ ド に分分け られています。 各ク ワ ッ ド には 4 つの

GTXE2_CHANNEL ト ランシーバー プ リ ミ テ ィブがあ り、 各 GTXE2_COMMON プ リ ミ テ ィブには

Quad PLL (QPLL) が 1 つずつ含まれています (図 2 参照)。 QPLL で生成されたクロ ッ クは、 クワ ッ ド

内の 4 つすべてのト ランシーバーへ分配されます。各 GTXE2_CHANNEL には、チャネル PLL (CPLL)と呼ばれる専用の PLL があ り、 その ト ランシーバーの RX および TX へのみクロ ッ クを供給できます。

クワッ ド内の各 RX と TX ユニッ トでは、 ク ロ ッ ク ソース と して QPLL または CPLL のいずれを使用

すべきかを個別に設定できます。 さ らに、 この RX/TX ユニッ トは、 ク ロ ッ ク ソースを QPLL と CPLL間で動的に切り換え可能です。 このコンフ ィギュレーシ ョ ン と動的切り換え機能は、 SDI アプ リ ケー

シ ョ ンに特に有効です。

一般的な SDI アプ リ ケーシ ョ ンでは、 5 つの異なるビッ ト レート をサポートするために GTX ト ラン

シーバーが必要です。

• 270Mb/s (SD-SDI の場合)

• 1.485Gb/s (HD-SDI の場合)

• 1.485/1.001Gb/s (～ 1.4835Gb/s) (HD-SDI の場合)

• 2.97Gb/s (3G-SDI の場合)

• 2.97/1.001Gb/s (～ 2.967Gb/s) (3G-SDI の場合)

GTX ト ランシーバーの RX 部に含まれる CDR (ク ロ ッ ク データ リ カバリ ) ユニッ トは、 基準周波数か

ら最大 +/-1250ppm のビッ ト レート を受信できます。 つま り、 1 つの基準クロ ッ ク周波数で、 5 つすべ

ての SDI ビッ ト レート を受信できます。

一方 、GTX ト ランシーバーの TX 部では、 5 つすべての SDI ビッ ト レート をサポートするには 2 つの

基準周波数が必要です。 これは、 ト ランス ミ ッ ターは通常は供給される基準クロ ッ ク周波数の正確な整

数倍でのみ送信可能であるためです(1)。 このため、 ほとんどの SDI アプリ ケーシ ョ ンでは、 2 つの基準

クロ ッ クを GTX クワ ッ ドへ供給します。 これらのクロ ッ クのいずれか一方を RX の基準クロ ッ ク と し

て使用し、 両方を TX の基準ク ロ ッ ク と して使用します。 通常、 2 つの基準ク ロ ッ クの組み合わせは、

148.5MHz と 148.5/1.001MHz または 74.25MHz と 74.25/1.001MHz です。

1. PICXO (Phase Interpolator Controlled Oscillator) とい う テクニッ ク を使用して GTX TX のビ ッ ト

レート を基準クロ ッ ク周波数の正確な整数倍から ± 数百 ppm で 「プル」 できますが、 基準クロ ッ クを

1 つ使用した場合、このテクニッ クを使用した際の GTX TX のプル範囲は、2 つの HD-SDI ビッ ト レー

ト または 2 つの 3G-SDI ビッ ト レート をサポートするには不十分です。

Kintex-7 GTX ト ランシーバーを使用して SDI インターフェイスを実現

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一般的な SDI アプリ ケーシ ョ ンでは、 これらの基準クロ ッ クの一方を QPLL へ接続し、 も う一方をク

ワッ ド内のすべての CPLL へ接続します。 どちらのク ロ ッ クを QPLL 基準クロ ッ クまたは CPLL 基準

クロ ッ クへ接続するかは重要ではあ り ません。 クワ ッ ド内の各ト ランシーバーの RX ユニッ トは、 常に

QPLL からのクロ ッ クを使用するよ うにコンフ ィギュレーシ ョ ンされます。 TX ユニッ トは、 そのと き

に必要なビッ ト レートに基づいて、 QPLL ク ロ ッ ク と ローカル CPLL ク ロ ッ クを動的に切り換える こ

とができます。 GTX TXSYSCLKSEL ポート を使用して TX ユニッ トのクロ ッ ク ソースを QPLL また

は CPLL から選択します。 図 3 に、 この一般的な SDI アプリ ケーシ ョ ンのコンフ ィギュレーシ ョ ンを

示します。この図では、インプリ メンテーシ ョ ンで動的に使用されない MUX を配線に置き換えており、

クワ ッ ド間の基準クロ ッ ク配線は表示していません。

また、 各 GTX RX および TX ユニッ トには、 選択したクロ ッ ク (QPLL または CPLL) を指定可能な 2の累乗の整数値で分周するシ リ アル ク ロ ッ ク分周器があ り ます。 これによって、 たとえば、 クワ ッ ド内

のすべての RX ユニッ トは QPLL からの同じクロ ッ ク周波数を使用しながらも、異なるシ リ アル ク ロ ッ

ク分周値を用いて異なるライン レートで動作できるよ うにな り ます。3G-SDI ビッ ト レートは HD-SDIビッ ト レートの 2 倍の速度となるため、この機能は SDI インターフェイスに非常に有効です。270Mb/sSD-SDI の場合、GTX ト ランシーバーは 11 倍のオーバーサンプリ ング テクニッ クによって 3G-SDI ライン レートで動作します。 このため、 各 RX ユニッ ト内で 2 の累乗値で指定した異なる 2 つの分周器

を使用するこ とで、 QPLL から供給される 1 つの RX ク ロ ッ ク周波数ですべての SDI ビッ ト レートの

受信をサポートできます。 また、 TX ユニッ トでも、 2 の累乗値で指定した異なる 2 つの分周器を用い

X-Ref Target - Figure 2

図 2 : Kintex-7 FPGA GTX ト ランシーバーのクワッ ド コンフ ィギュレーシ ョ ン

TX

RX

CPLL

QPLL

TX

RX

CPLL

TX

RX

CPLL

TX

RX

CPLL

REFCLKDistribution

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_CHANNEL

GTXE2_COMMON

IBUFDS_GTE2

IBUFDS_GTE2

X592_02_071112

Kintex-7 GTX ト ランシーバーを使用して SDI インターフェイスを実現

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てクロ ッ ク ソースを分周できるため、 基準クロ ッ ク周波数を 2 つ使用するだけですべての SDI ビッ ト

レートの送信をサポートできます。RX および TX ユニッ トのシ リ アル ク ロ ッ ク分周器の値は、各 GTXト ランシーバーの RXRATE および TXRATE ポート を利用して動的に変更可能です。

図 3 に示すコンフ ィギュレーシ ョ ンは、 ほとんどの SDI アプ リ ケーシ ョ ンに最適なソ リ ューシ ョ ンで

す。 その理由は、 次のとおりです。

• レシーバーは、 1 つの固定された基準クロ ッ ク周波数からすべての SDI ビッ ト レート を受信でき、

QPLL がクワッ ド内のすべてのレシーバーへその基準クロ ッ クを供給します。

• ト ランス ミ ッ ターは、 サポート されているすべての SDI ビッ ト レート を送信するのに必要な 2 つの基準クロ ッ クを得るため、 QPLL と CPLL を動的に切り換えるこ とができます。

• クワ ッ ド内の 4 つのレシーバーと 4 つのト ランス ミ ッ ターは完全に独立しているため、それぞれ異

なる SDI ビッ ト レートで動作でき、 ほかの RX や TX ユニッ トへ干渉するこ とな く ビッ ト レート

を動的に切り換えるこ と も可能です。

• ゲンロ ッ ク機能を搭載したアプリ ケーシ ョ ンでは、同期リ ファレンス入力信号から必要な 2 つの基

準クロ ッ ク周波数を最新のゲンロ ッ ク PLL が同時に提供できます。

GTX クワ ッ ド内の基準クロ ッ クの配線構造は柔軟性に優れているため、その他の PLL ク ロ ッキング コンフ ィギュレーシ ョ ンも可能です。 たとえば、 図 4 に示すよ うに、 各 CPLL へ入力するク ロ ッ ク セレ

クシ ョ ン MUX へ 2 つの基準クロ ッ クを供給可能です。 この場合、 CPLL は TX で CPLL と QPLL を切り換えなくても、2 つの基準クロ ッ ク周波数間でクロ ッ ク ソースを動的に切り換えるこ とができます。

ただし、 このコンフ ィギュレーシ ョ ンの場合、 CPLL の基準周波数が切り換えられるたびに CPLL とCPLL のリ ロ ッ ク タイムを リセッ ト しなければならないという欠点があ り ます。 このため、図 3 に示す

コンフ ィギュレーシ ョ ンの方が TX のビッ ト レート を素早く切り換えるこ とができるため、このアプリ

X-Ref Target - Figure 3

図 3 : SDI 用の GTX 基準クロックのインプリ メンテーシ ョ ン (一般的な場合)

X592_03_070512

IBUFDS_GTE2

IBUFDS_GTE2

GTXE2_COMMON

QPLL

CPLL

RX

RXRATE

TXRATETXSYSCLKSEL

GTXE2_CHANNEL

TX÷

÷

CPLL

RX

RXRATE

TXRATETXSYSCLKSEL

GTXE2_CHANNEL

TX÷

÷

CPLL

RX

RXRATE

TXRATETXSYSCLKSEL

GTXE2_CHANNEL

TX÷

÷

CPLL

RX

RXRATE

TXRATETXSYSCLKSEL

GTXE2_CHANNEL

TX÷

÷

148.5 MHz

148.35 MHz

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ケーシ ョ ン ノー ト で提供する制御モジュールではこちらのコンフ ィギュレーシ ョ ンをサポート してい

ます。図 4 に示すコンフ ィギュレーシ ョ ンは、この制御モジュールでは直接サポート されていませんが、

機能的にはまったく問題のない有効なコンフ ィギュレーシ ョ ンであるため、必要な場合は実装可能です。

アプ リ ケーシ ョ ンによっては、 同じ クワ ッ ド内の SDI ト ランス ミ ッ ターが同じ公称ビッ ト レートで送

信していても、わずかに異なるビッ ト レートで動作する場合があ り ます。 これは、各 TX のビッ ト レー

トが、 関連する SDI RX で受信される SDI のビッ ト レート と正確に一致しなければならない SDI ルー

ターでよ く見られます。同じ公称ビッ ト レートで送信する 2 つのト ランス ミ ッ ターのビッ ト レートは、

実際、 数 ppm 異なり ます。 このよ うなアプリ ケーシ ョ ンは、 各 TX ユニッ トが CPLL を排他的に使用

できる Kintex-7 GTX のクワッ ド アーキテクチャによってサポートできますが、これには各 CPLL に専

用の基準クロ ッ ク周波数を供給する必要があ り、 その上、 使用可能な GTX 基準クロ ッ ク入力数には制

限があ り ます。 基準クロ ッ ク入力は、 各クワッ ドに 2 つずつあり ます。 クワ ッ ドは上下クワッ ドからの

基準クロ ッ クを使用できるため、 デバイス内の複数の GTX クワ ッ ドに 5 つの異なる基準クロ ッ ク周波

数 (RX ユニッ トに 1 つ、 4 つの TX ユニッ トに 4 つ) を供給できますが、 デバイス内の GTX すべてが

独自の基準クロ ッ クを持つには、 基準クロ ッ ク入力数が足り ません。 このよ うな場合、 基準クロ ッ ク周

波数から ± 数百 ppm で GTX TX をプルできる PICXO テクニッ クが非常に有効です。 このため、 各

SDI TX のビッ ト レートが受信される SDI 信号のビッ ト レート と個別にロ ッ クする必要があるアプリ

ケーシ ョ ンでは、 図 3 に示す一般的な基準クロ ッ クを利用して実装し、 さ らに PICXO テクニッ クを利

用して各 GTX TX にそれぞれの SDI TX の正確なビッ ト レート を設定します。 このアプ リ ケーシ ョ ン

ノートでは、 PICXO について説明していません。 PICXO の使用については、ザイ リ ンクス テクニカル

サポート までお問い合わせください。

X-Ref Target - Figure 4

図 4 : SDI 用の基準クロックのインプリ メンテーシ ョ ン (オプシ ョ ン)

X592_04_070512

IBUFDS_GTE2

IBUFDS_GTE2

GTXE2_COMMON

QPLL

CPLL

RX

RXRATE

TXRATECPLLREFCLKSEL

GTXE2_CHANNEL

TX÷

÷

CPLL

RX

RXRATE

TXRATECPLLREFCLKSEL

GTXE2_CHANNEL

TX÷

÷

CPLL

RX

RXRATE

TXRATECPLLREFCLKSEL

GTXE2_CHANNEL

TX÷

÷

CPLL

RX

RXRATE

TXRATECPLLREFCLKSEL

GTXE2_CHANNEL

TX÷

÷

148.5 MHz

148.35 MHz

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リセッ ト

GTX ト ランシーバーで利用できるさまざまな リセッ トの詳細は、『7 シ リーズ FPGA GTX/GTH ト ラン

シーバー ユーザー ガイ ド』 (UG476) を参照してください。

GTX ト ランシーバーのリセッ トは、 PLL リセッ ト と ト ランシーバー リセッ ト という 2 つの基本カテゴ

リに分けるこ とができます。

PLL リセッ ト

GTX ラ ッパーには、 各クワッ ドの QPLL とアクティブ CPLL にそれぞれ独自のリセッ ト入力ポートが

あ り ます。 PLL リ セッ トはアプ リ ケーシ ョ ンによって異なるため、 このアプ リ ケーシ ョ ン ノート で提

供する制御ロジッ ク モジュールは PLL リ セッ ト を生成しません。 各 PLL は、 PLL へ供給される基準

クロ ッ ク ソースが安定し、FPGA コンフ ィギュレーシ ョ ンが完了した後にリセッ ト される必要があ り ま

す。PLL への基準クロ ッ クを中断または変更する場合にも、再びクロ ッ クが安定した後に PLL を リセッ

トする必要があ り ます。 FPGA コンフ ィギュレーシ ョ ンの完了後、 少な く と も 500ns 以内にこれらの

PLL を リセッ トするこ とを推奨します。

ト ランシーバー リセッ ト

GTX ト ランシーバーには、シーケンシャル モード とシングル モードの 2 つのリセッ ト モードがあ り ま

す。 シーケンシャル モードは最も簡単な方法で、 このアプ リ ケーシ ョ ン ノートの制御モジュールでサ

ポート されています。このモードの場合、いずれかのリセッ ト入力がアサート される と、 ト ランシーバー

のリセッ ト ステート マシンが自動的にその他すべての必要な ト ランシーバー リ セッ ト を順にアサート

します。

制御モジュールは、 GTX ト ランシーバー用に 3 つのリセッ ト信号 (GTTXRESET、 GTRXRESET、 お

よび TXPMARESET) を生成します。

GTTXRESET は、 ト ランシーバーの TX ユニッ ト をすべて リセッ ト します。 同様に、 GTRXRESET もRX ユニッ ト をすべて リセッ ト します。 コンフ ィギュレーシ ョ ン後には、 これらの 2 つのリセッ ト を使

用する TX ユニッ ト と RX ユニッ トの完全な リセッ ト を一度実行する必要があ り ます。 そして、 これら

のリセッ トは、 PLL がリセッ ト され、 それらの基準クロ ッ クにロ ッ ク した後に開始される必要があ り ま

す。 制御モジュール内の独立したステート マシンが、 RX および TX の PLL リ セッ ト信号と PLL ロ ッ

ク信号をモニターします。TX または RX ユニッ トへ供給される PLL がリセッ ト されたこ とを検出する

と、 これらのステート マシンは GTTXRESET または GTRXRESET 信号をアサート します。 その後、

ステート マシンは PLL がロ ッ ク信号をアサートするまで待機し、 その間、 リセッ ト信号の最短アサー

ト期間をモニターします。 この最短アサート期間は、 PLLLOCKDLY パラ メーター /ジェネ リ ッ クで管

理されています。PLL のロ ッ ク信号が検出される と、GTTXRESET または GTRXRESET 信号はネゲー

ト されます。 これらのリセッ ト信号の推奨される最短期間は、 ユニッ トに供給される基準クロ ッ クの 1サイクル分です。 デフォルトでは、 これらのリセッ トは、 SDI ラ ッパーの clk ポートに供給される固定

周波数クロ ッ クの 16 サイクル間アサート されます。PLLLOCKDLY パラ メーター/ジェネ リ ッ クによっ

てバイナリ カウンターの幅が指定されるため、これらのリセッ トの最短アサート期間は式 1 から求めら

れます。

式 1

GTX TXPMARESET ポートは、 TX ユニッ トの PMA 部分を リセッ ト します。 SDI アプリ ケーシ ョ ン

では、TXSYSCLKSEL ポートが動的に変更されて TX ユニッ トのク ロ ッ クが CPLL と QPLL 間で切り

換わる場合、TXSYSCLKSEL が変更される間に TXPMARESET がアサート されます。TXPMARESETは、 TXSYSCLKSEL を変更する前にアサート され、 TXSYSCLKSEL の値が変更されるまでアサート

を保持する必要があ り ます。 制御モジュールには、 SDI ラ ッパーの tx_m ポートが変更され、 そのよ う

最短の GT[R/T]X リセット期間2PLLOCKDLY

clk 周波数-------------------=

Kintex-7 GTX ト ランシーバーを使用して SDI インターフェイスを実現

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な動的なクロ ッ ク変更が要求された場合は常に TXPMARESET 信号と TXSYSCLKSEL 信号のシーケ

ンスを実行するロジッ クが含まれています。

また、 SDI 制御モジュールは、 SDI ラ ッパーの txplllock 入力がアサート された後にも TXPMARESET信号を一定の短い期間アサート します。 これは、 PLL を用いて TX 基準クロ ッ クを使用し、 PLL がロ ッ

ク した後でも PLL の出力周波数が一時的に不安定になる可能性がある場合に有効です。 たとえば、 こ

のアプリ ケーシ ョ ン ノートにあるパススルー アプリ ケーシ ョ ンの例では、GTX RX でリ カバリ ク ロ ッ

クのジッ ターを低減するために Si5324 デジタル PLL を使用し、GTX TX へノ イズのない基準クロ ッ ク

を提供しています。 リ カバリ ク ロ ッ クは、 入力 SDI のビッ ト レートが変わるたびに周波数を変更する

ため、 ク ロ ッ ク周波数の変更後に再びロ ッ クするまでに Si5324 で多少時間を必要と します。 そのよ う

な方法で QPLL または CPLL への基準クロ ッ クが変更された場合、TXPMARESET によって GTX TXは確実に通常動作へ戻るこ とができます。 SDI ラ ッパーの txplllock 入力がアサート されてから制御モ

ジュールが gtx_txpmareset 出力をパルスするまでの遅延は、 TXPMARESETDLY_MSB とい う名前の

SDI ラ ッパーのパラ メーター /ジェネ リ ッ クで制御されます。 この遅延は、 SDI ラ ッパーの clk ポート

に供給される固定周波数クロ ッ ク と関連します (式 2 参照)。

式 2

その他に GTTXRESET、 GTRXRESET、 または TXPMARESET 信号のアサートが必要なアプ リ ケー

シ ョ ンがあ り ます。 通常、 制御モジュールのリセッ ト出力は、 GTX ラ ッパーのリセッ ト入力ポートへ

接続する前にアプリ ケーシ ョ ンのリセッ ト条件と簡単に OR 回路で接続できます。

アプ リ ケーシ ョ ンの要件によって、 別の GTX リ セッ ト が必要になる場合があ り ます。 一例と して、

TXPCSRESET があ り ます。 GTX TXBUFSTATUS 出力ポートのビッ ト 1 によって、 TX バッファーの

アンダーフロー /オーバーフローが確認された場合は、 TXPCSRESET をアサート して TX バッファー

を リセッ トするこ とが推奨されています。 このため、 こ こで提供する SDI アプリ ケーシ ョ ンの例では、

TXBUFSTATUS のビッ ト 1 が常に GTX の TXPCSRESET 入力ポートへ直接接続されています。

GTX ト ランシーバーには、 RXUSERRDY および TXUSERRDY とい う 2 つの入力があ り ます。 これ

らの入力は、RX と TX の PCS 部分を リセッ トするタイ ミ ングを判断するために、 ト ランシーバーの内

部リセッ ト ステート マシンで使用されます。 このアプリ ケーシ ョ ン ノートで提供する制御モジュール

では、 RXUSERRDY および TXUSERRDY 信号は生成されませんが、 SDI コアの制御モジュールと イ

ンスタンスを含む SDI ラ ッパー モジュールには、 これらの信号を生成するためのシンプルなサンプル

ロ ジ ッ ク が含まれています。 TXUSERRDY 信号を生成する ラ ッパー内のロ ジ ッ クは、 5 番目の

TXUSRCLK 信号が現れるまで TXUSERRDY を Low に保持する単純な 5 ビッ トのシフ ト レジスタで

す。 RXUSERRDY のロジッ ク も同様に、 5 番目の RXUSRCLK 信号が現れるまで RXUSERRDY をLow に保持します。 これは、 これらの信号を生成するための最小限の推奨ロジッ クであ り、 ほとんどの

SDI アプリ ケーシ ョ ンで十分対応できるこ とが実証されています。 ただし、 このラ ッパー内のロジッ ク

サンプルでは不十分な場合は、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ンシーバー ユーザー ガイ ド』

(UG476) で説明する RXUSERRDY および TXUSERRDY の要件を参照し、 これらの信号を制御する

ためのロジッ クを適切に追加する必要があ り ます。

SDI コアのリセッ ト

SDI ラ ッパーには RX 部のリセッ ト入力 (rx_rst) と TX 部のリセッ ト入力 (tx_rst) があ り ます。

rx_rst 入力は、 rx_usrclk ク ロ ッ ク ド メ インの同期リセッ トです。 SDI コアの RX 部を完全にリセッ ト

するには、 rx_rst が High である と同時に SDI ラ ッパーの rx_ce_sd および rx_din_rdy_3G 入力が共に

High になる必要があ り ます。これら 2 つが High のと きに rx_rst をアサートする と、SDI コアの RX 部をすべて リセッ トできます。rx_rst がアサート される と、SDI モード検出アルゴ リ ズムを制御するステー

ト マシンが動作し、ロ ッ ク されるまで GTX RX や SDI RX に対してさまざまな SDI モードを順にシー

TXPMARESET 遅延 2TXMARESETDLY_MSB 1+

clk 周波数--------------------------------=

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ケンス制御します。 このため、 rx_rst の使用には十分注意する必要があ り、 必要ない場合に無差別にア

サートする と、SDI RX がロ ッ ク しな くなった り、通常よ り もロ ッ クに時間がかかる可能性があ り ます。

ほとんどのアプリ ケーシ ョ ンでは、 rx_rst 信号をアサートする必要があ り ません。 SDI RX 部は、 FPGAコンフ ィギュレーシ ョ ン後は動作可能な状態です。 そして、 SDI RX 部にある多数の有限ステート マシ

ンの不正ステート リ カバリ ロジッ クが合成段階の最適化で削除されていない限り、 SDI RX はほとんど

すべての不正な条件から回復できます。 有限ステート マシンの不正なステート リ カバリ ロジッ クを保

持/削除する方法は、 合成ツールによ って異な り ます。 ISE® Design Suite の場合は、 XST で

[SAFE_IMPLEMENTATION] を [TRUE] に設定する と、不正ステート リ カバリ ロジッ クがステート

マシンに含まれます。 SDI コ アを使用するすべてのアプ リ ケーシ ョ ンでは、 この

[SAFE_IMPLEMENTATION] または同等の機能を有効にするこ とを推奨しています。ISE ツールのデ

フォル ト設定では、 [SAFE_IMPLEMENTATION] が [FALSE] に設定されているため、 SDI アプ リ

ケーシ ョ ンを設計する際は変更が必要です。 こ こで紹介する SDI アプリ ケーシ ョ ンの例では、 rx_rst をLow に接続しています。 これらのアプリ ケーシ ョ ン例の BIT ファ イルは ISE ツールで生成されたもの

で、 [SAFE_IMPLEMENTATION] が [TRUE] に設定されています。 これらのアプリ ケーシ ョ ンには

このよ うな回復機能が備わっているため、 通常は単に rx_rst を Low へハード接続できます。

tx_rst 入力は、 tx_usrclk ク ロ ッ ク ド メ インの同期リセッ トです。SDI コアの TX 部を完全にリセッ トす

るには、 tx_rst が High である と同時に SDI ラ ッパーの tx_ce および tx_din_rdy 入力が共に High にな

る必要があ り ます。前段落の RX 部の説明と同じ く、SDI コアの TX 部は FPGA コンフ ィギュレーシ ョ

ン後は動作可能な状態です。 そして、 有限ステート マシンの不正ステート リ カバリ ロジッ クが最適化

で削除されていなければ、TX 部はほとんどすべての不正な条件から回復できます。通常、 tx_usrclk は、

グローバル ク ロ ッ ク バッファーを介す GTX TXOUTCLK で駆動されます。 こ こで注意すべきこ とは、

TX ク ロ ッ ク ソースを QPLL と CPLL 間で切り換えるために TXSYSCLKSEL が動的に変更される場

合やシ リ アル ク ロ ッ ク分周値を変更するために TXRATE が動的に変更される場合は、TXOUTCLK が一定にならない可能性がある という点です。SDI コアの TX 部は、 tx_usrclk 上のこのよ うな正常でない

タイ ミ ング状態から自動的に回復できますが、 同じクロ ッ クが供給されるアプリ ケーシ ョ ンのほかの部

分は、通常はこのよ うな状態に対応できません。 2 つの SDI デモ アプリ ケーシ ョ ンでそれが実際に証明

されてお り、 これらのアプ リ ケーシ ョ ンでは、 TXSYSCLKSEL と TXRATE が変更される場合は

TXOUTCLK ク ロ ッ クが供給されるロジッ クを保護する措置が講じられています。

2 つの SDI デモ アプリ ケーシ ョ ンには、パターン 00000100001 で初期化された 11 ビッ トのシフ ト レジスタがあ り ます。 このシフ ト レジスタはアプリ ケーシ ョ ンの一部であ り、SDI ラ ッパーや SDI コアの

一部ではあ り ません。 これは、 Kintex-7 GTX ト ランシ ーバーで SD-SDI 伝送を行う場合に、 SDI コア

の TX 部で必要となる 5/6/5/6 とい う ク ロ ッ ク サイクル リ ズムで SD-SDI TX ク ロ ッ ク イネーブル信号

を生成します。 tx_usrclk ク ロ ッ クの 1 サイ クルごとに右に 1 ビッ ト シフ ト し、 この LSB は MSB 入力

へラ ップアラ ウン ド されるため、 このパターンは継続的にシフ ト レジスタ内で循環します。 GTX のTXSYSCLKSEL または TXRATE 入力が動的に変更されて TXOUTCLK が不安定になる と、シフ ト レジスタのパターンがエラーになる可能性があ り ます。 このため、 TXSYSCLKSEL または TXRATE のいずれかが変更される と きは、 アプリ ケーシ ョ ン コード (SDI ラ ッパーや SDI コアではない) によって

シフ ト レジスタが リセッ ト され、 TX ク ロ ッ ク イネーブルの生成に必要な正しいパターンが回復しま

す。 シフ ト レジスタが リセッ ト される際は、 年のために SDI ラ ッパーの tx_rst ポート もアサート され

ます。 これは単に、SDI コアの TX にあるすべてのステート マシンを初期状態にさせるこ とを目的と し

ています。

動的なビッ ト レートの切り換え

多様な SDI ビッ ト レート をサポートするには、シ リ アル ク ロ ッ ク分周器の切り換えとシ リ アル ク ロ ッ

ク ソースの切り換えの 2 種類の動的切り換えが必要です。SDI RX では、シ リ アル ク ロ ッ ク分周器のみ

動的に切り換える必要があ り ますが、 SDI TX は両方を動的に切り換える必要があ り ます。

図 5 に、 動的なレート切り換えに関する信号接続のブロ ッ ク図を示します。

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シリアル クロック分周器の動的な切り換え

シ リ アル ク ロ ッ ク分周器を動的に切り換えるこ とによって、 RX または TX のライン レート を 3G-SDI動作 (～ 3Gb/s) または HD-SDI 動作 (～ 1.5Gb/s) へ変更できます。 こ こで留意すべきこ とは、 SD-SDIの場合、 GTX の RX および TX は 3G-SDI ラ イン レー ト用にコンフ ィギュレーシ ョ ンされ、 11 倍の

オーバーサンプ リ ングが使用される という点です。 GTX クワ ッ ド内の各 RX および TX には、 独自の

シ リ アル ク ロ ッ ク分周器と制御ポー ト があ り ます。 RX ユニ ッ ト のシ リ アル ク ロ ッ ク分周器は、

RXRATE ポートで制御され、 TX ユニッ トのシ リ アル ク ロ ッ ク分周器は、 TXRATE ポートで制御され

ます。

制御モジュールには、 SDI ラ ッパーの gtx_rxrate および gtx_txrate 出力ポート を介して GTX ト ラン

シーバーの RXRATE ポート と TXRATE ポート を制御するロジッ クが含まれています。gtx_txrate 出力

ポートは、制御モジュールの tx_mode 入力ポートの変化に応じて変更します。gtx_rxrate 出力ポートは、

制御モジュールの rx_mode 入力ポートの変化に応じて変更します。 こ こで留意すべきこ とは、 SD-SDIラ ッパーでは、 制御モジュールの rx_mode ポートが SMPTE SDI コアの rx_mode 信号のソースへ内部

接続されている という点です。

以降の説明では、すべての周波数は、GTX が 1.485Gb/s または 2.97Gb/s ラ イン レートで動作するこ と

を前提と して与えられています。PLL が 148.5/1.001MHz または 74.25/1.001MHz 基準クロ ッ クにロ ッ

クする場合、 すべての周波数は 1.001 で分周されます。

PLL 分周器から派生したシ リアル ク ロ ッ ク周波数は、ライン レートの 1/2 であるこ とが求められます。

HD-SDI のシ リ アル ク ロ ッ ク周波数は 742.5MHz とな り、 SD-SDI および 3G-SDI のシ リ アル ク ロ ッ

ク周波数は 1.485GHz となる必要があ り ます。

Kintex-7 GTX ト ランシーバーの CPLL の動作範囲は、 1.6GHz ～ 3.3GHz です。 SDI アプリ ケーシ ョ

ンの場合、 CPLL は 2.97GHz で動作しなければなり ません。 このため、 HD-SDI のビッ ト レートに対

してシ リ アル ク ロ ッ ク分周器が 4 で分周するよ うに設定され、 生成されるシ リ アル ク ロ ッ ク周波数は

742.5MHz とな り ます。SD-SDI および 3G-SDI のビッ ト レートには、シ リ アル ク ロ ッ ク分周器が 2 で分周するよ うに設定され、 生成されるシ リ アル ク ロ ッ ク周波数は 1.485GHz とな り ます。

Kintex-7 GTX クワ ッ ドの QPLL には、 2 つの動作範囲があ り ます。 低い範囲は 5.93GHz ～ 8GHz で、

高い範囲は 9.8GHz ～ 12.5GHz です。SDI アプリ ケーシ ョ ンでは低い範囲を使用し、QPLL は 5.94GHz

X-Ref Target - Figure 5

図 5 : 動的なレート切り換えの信号接続

X592_05_082912

SMPTE SDI Core

SDI Wrapper

GTX Wrapper

ControlModule

From UserApplication

Logic RXRATE

TXRATE

TXSYSCLKSEL

TXPMARESET

Logic2

2

3

tx_mode

rx_mode

gtx_rxrate

3gtx_txrate

2gtx_txsysclksel

gtx_txpmaresettx_mLogic

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または 5.94/1.001GHz (基本的に、 低い範囲の中でも最低値 5.93GHz) で動作する必要があ り ます。

QPLL 動作範囲のこの最低値は、特に SDI アプリ ケーシ ョ ンをサポートするための設定です。QPLL からのクロ ッ クは、QPLL ブロッ クを出る前に常に 2 分周されます。 このため、低い QPLL 範囲を使用し

た場合、 QPLL から RX または TX ユニ ッ ト のシ リ アル ク ロ ッ ク分周器へ入る ク ロ ッ クは実際は

2.9GHz とな り、 CPLL からのクロ ッ ク と同じ周波数にな り ます。 したがって、 QPLL ク ロ ッ クが低い

動作範囲で使用される場合、 2 つのシ リ アル ク ロ ッ ク分周器の値を HD-SDI では 4 に設定し、 SD-SDIと 3G-SDI では 2 に設定します。QPLL が高い範囲で動作する と き、ク ロ ッ クは 2 倍に高速化するため、

HD-SDI モードではシ リ アル ク ロ ッ ク分周値 8 を使用し、SD-SDI および 3G-SDI モードでは 4 を使用

する必要があ り ます。

制御モジュールは、 正しい RXRATE および TXRATE 値を生成するために、 PLL の動作範囲を認識す

る必要があ り ます。 この情報は、 制御モジュールの gtx_rxpllrange および gtx_txpllrange ポートに与え

られます。 低い範囲で QPLL を使用する場合または CPLL を使用する場合は、 gtx_rxpllrange および

gtx_txpllrange ポート を常に Low に設定できます。 これは、 Kintex-7 GTX ト ランシーバーを使用する

SDI アプリ ケーシ ョ ンの標準動作モードです。

QPLL が高い範囲で動作している場合、 PLL からのク ロ ッ クを使用するユニッ トは、 対応する制御モ

ジュールの Range ポート (gtx_rxpllrange または gtx_txpllrange) を High に設定します。 さ らに、 そ

のユニッ トが高い範囲で動作する QPLL と CPLL 間を動的に切り換える場合は、Range ポートの値も

動的に切り換えられな く てはな り ません。 例と して図 3 を使用する と、 QPLL は常に GTX RX のク

ロ ッ ク ソース と して利用されるため、高い範囲の 11.88GHz 周波数で動作する QPLL を用いる と きは、

各ト ランシーバーの制御モジュールの gtx_rxpllrange ポートは永久的に High に接続されます。 GTXTX では QPLL と CPLL が動的に切り換えられます。 このため、 各ト ランシーバーの制御モジュール

の gtx_txpllrange ポート を動的に切り換える必要があ り ます。 GTX TX が QPLL からのク ロ ッ クを使

用している と きは gtx_txpllrange ポートは必ず High にな り、 GTX TX が CPLL からのク ロ ッ クを使

用している と きは必ず Low になる必要があ り ます。 これは、高い動作範囲で動作する QPLL を使用す

る場合にのみ適用されます。 SDI アプ リ ケーシ ョ ンでは一般に、 QPLL は低い範囲で動作し、 制御モ

ジュール (および SDI ラ ッパー ) の gtx_rxpllrange および gtx_txpllrange 入力ポートは常に Low に設

定します。

TX クロック ソースの動的な切り換え

図 3 のよ うに GTX ク ロ ッ ク ソースがコンフ ィギュレーシ ョ ンされているアプリ ケーシ ョ ンでは、すべ

ての SDI ビッ ト レート をサポートするために、GTX TX ユニッ トがク ロ ッ ク ソースを QPLL と CPLL間で動的に切り換える必要があ り ます。図 3 の TX ユニッ トは QPLL ク ロ ッ クを使用して 1.485Gb/s のHD-SDI 伝送、 2.97Gb/s の 3G-SDI 伝送、 そして 270Mb/s の SD-SDI 伝送を行い、 CPLL ク ロ ッ クを

用いて 1.485/1.001Gb/s の HD-SDI 伝送、 2.97/1.001Gb/s の 3G-SDI 伝送を行います。

QPLL と CPLL 間の選択を行う ク ロ ッ ク MUX は、 GTX TXSYSCLKSEL ポートで制御します。 これ

は 2 ビッ ト のポー ト であ り、 このポー トがさまざまな MUX 機能を制御します。 ただし、 SDI アプ リ

ケーシ ョ ンでは TXSYSCLKSEL ポートの両方のビッ トが常に同じで、同時に切り換えられる必要があ

り ます。

ク ロ ッ ク ソースが動的に切り換えられた後に GTX TX を確実に回復させるには、TXSYSCLKSEL ポー

トの変更前に GTX TXPMARESET 信号がアサート され、TXSYSCLKSEL ポートが変更されてからも

短期間アサート されたままの状態を保持しなければなり ません。制御モジュールには、TX ク ロ ッ ク ソー

スを動的に切り換えるため、GTX の TXSYSCLKSEL および TXPMARESET ポートの制御に必要なロ

ジ ッ ク が含まれています。 SDI ラ ッパーの gtx_txsysclksel 出力ポー ト は GTX ラ ッパーの

TXSYSCLKSEL ポー ト へ接続され、 SDI ラ ッパーの gtx_txpmareset 出力ポー ト は GTX ラ ッパーの

TXPMARESET ポートへ接続します。 そして、 制御モジュールが SDI ラ ッパーの tx_m ポートの値の

変化に応じて TXPMARESET および TXSYSCLKSEL ポート を適切に設定し、QPLL と CPLL 間でク

ロ ッ ク ソースを動的に切り換えます。tx_m の GTX TXSYSCLKSEL ポート を駆動する値は、SDI ラ ッ

パーの 2 つのパラ メーター/ジェネ リ ッ ク (TXSYSCLKSEL_M_0 および TXSYSCLKSEL_M_1 ) で制

御されます。TXSYSCLKSEL の値が 00 の場合は CPLL が選択され、11 の場合は QPLL が選択されま

す。 ザイ リ ンクスではこれまで、 tx_m が Low のと きに 148.5MHz 基準クロ ッ クを選択し、 High のと

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きに 148.5/1.001MHz を選択していました。図 3 のよ うに、QPLL が 148.5MHz を基準と し、CPLL が148.5/1.001 MHz を基準とするよ うにコンフ ィギュレーシ ョ ンされたアプ リ ケーシ ョ ンでは、 tx_m がLow の場合は QPLL を選択するよ うに SDI ラ ッパーの TXSYSCLKSEL_M_0 パラ メーター /ジェネ

リ ッ クに 11 が割り当てられ、 tx_m が High の場合は CPLL を選択するよ うに TXSYSCLKSEL_M_1パラ メ ーター /ジェネ リ ッ ク に 00 が割 り 当て られます。 TXSYSCLKSEL_M_0 および

TXSYSCLKSEL_M_1 の実際のデフォルト値はそれぞれ、 11 と 00 です。

すべてのアプ リ ケーシ ョ ンで TX のクロ ッ ク ソース (PLL/CPLL) を動的に切り換える必要があるわけ

ではあ り ません。 これが不要な場合は、 GTX TX 用のクロ ッ ク ソース と して QPLL または CPLL のい

ずれかを常時選択するよ うに tx_m ポート と 2 つのパラ メーター/ジェネ リ ッ クを適切な値に設定できま

す。つま り、GTX ラ ッパーの TXSYSCLKSEL ポート を 00 にハード接続して CPLL を選択するか、11にハード接続して QPLL を選択して SDI ラ ッパーの gtx_txsysclksel 出力ポート を未接続にできます。

SDI 電気的インターフェイス

GTX ト ランシーバーから /GTX ト ランシーバーへ送信されるシ リ アル信号を SDI の電気的規格へ変換

するには、 外部に SDI ケーブル イコライザーとケーブル ド ラ イバーが必要です。

外部 SDI ケーブル イコラ イザーを使用し、 シングルエンドの 75 SDI 信号を GTX ト ランシーバーの

レシーバー入力信号要件に対応する 50 差動信号へ変換する必要があ り ます。 複数のメーカーが、 そ

れぞれに適切な SDI ケーブル イコライザーを提供しています。 これらのケーブル イコライザーの差動

出力は通常、 AC カップリ ングを用いて GTX レシーバー入力信号と接続する必要があ り ます。図 6 に、

標準的な SDI ケーブル イコライザーと GTX レシーバーのインターフェイス例を示します。カップ リ ン

グ キャパシタの電気容量値は、SDI パソロジカル信号を減衰させるこ とな く渡すのに十分な大きさが必

要です。 標準的な値は 1mF ～ 4.7mF です。

GTX RX の差動入力には、 ビル ト インの差動終端があ り ます。 『7 シ リーズ FPGA GTX/GTH ト ラン

シーバー ユーザー ガイ ド』 (UG476) で説明している とおり、SDI アプリ ケーシ ョ ンの GTX RX 入力の

RX 終端使用モードは 3 が推奨されています。SDI アプリ ケーシ ョ ンの場合、GTX の内部プログラム可

能な終端電圧は 800mV に設定します。

図 6 について説明します。

1. SDI ケーブル イコラ イザーと BNC コネクタ間のネッ ト ワークに関しては、SDI ケーブル イコライ

ザーのメーカーが提供する資料を参照して ください。

同様に、 GTX ト ランス ミ ッ ターの差動シ リ アル出力は、 SDI ケーブル ド ラ イバーの入力へ接続し、 通

常は AC カップリ ングを用いて接続します (図 7 参照)。 ケーブル ド ラ イバーは、 電気的特性が SDI 仕様を満たすよ うに、GTX ト ランス ミ ッ ターからの差動信号をシングル エンド信号へ変換します。通常、

SDI ケーブル ド ラ イバーには、 スルー レー ト を設定するためのスルー レー ト制御入力があ り ます。

SD-SDI のスルー レート要件は、 HD-SDI および 3G-SDI のスルー レート要件とは大き く異なり ます。

SDI ケーブル ド ラ イバーのスルー レート制御入力は一般的に FPGA で制御されます。 このアプリ ケー

X-Ref Target - Figure 6

図 6 : SDI ケーブル イコライザーと GTX レシーバー入力のインターフェイス

X592_06_0826912

RXP

GTX

RXN

SDI Cable EQ

4.7 µF typ

50

50800 mV

4.7 µF typ

Network(1)

BNCConnector

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シ ョ ン ノー ト で提供する制御モジュールでは、 外部の SDI ケーブル ド ラ イバーで使用するためのス

ルー レート制御入力を生成します。

図 7 について説明します。

1. SDI ケーブル ド ラ イバーと BNC コネクタ間のネッ ト ワークに関しては、SDI ケーブル ド ラ イバー

のメーカーが提供する資料を参照して ください。

SD-SDI の考察

SD-SDI の受信

270Mb/s ビッ ト レートの SD-SDI は、 GTX RX でサポート されている最低ラインレート よ り も低くな

り ます。 270Mb/s の SD-SDI を受信するには、 GTX RX を非同期オーバーサンプラーと して使用し、

ビッ ト ト ランザクシ ョ ンが行われる場所を問わずに 270Mb/s の 11 倍 (2.97 ギガサンプル/秒 (GSPS))で SD-SDI ビッ ト ス ト リームをサンプリ ングします。 GTX RX のクロ ッ ク データ リ カバリ (CDR) ユニッ トが GTX RXCDRHOLD 入力ポート を High にアサート し、 基準ク ロ ッ クにロ ッ ク します。 これ

によ り、CDR が低速な SD-SDI 信号にロッ クするこ とを防ぎ、SD-SDI 信号のオーバーサンプリ ングを

よ り一定して実行できます。

FPGA のプログラマブル ロジッ クに実装されたデータ リ カバリ ユニッ ト (DRU) は、 GTX RX でオー

バーサンプルされた SD-SDI データを解析し、各ビッ トのベス ト サンプルを決定して回復データを出力

します。この DRU は SDI コアの一部ではなく、アプリ ケーシ ョ ン ノートの制御モジュールの一部と し

て提供されています。

このアプリ ケーシ ョ ン ノートで提供する DRU は、 11 倍のオーバーサンプリ ング データから 270Mb/sSD-SDI ビッ ト ス ト リームを回復するよ うに 『高速シ リ アル I/O 向けのダイナミ ッ ク プログラマブル

DRU』 (XAPP875) で説明されている DRU を最適化したものです。 XAPP875 で説明されている汎用

DRU は、 さまざまなオーバーサンプリ ング係数を使用してデータを回復でき、 SDI コア用に最適化さ

れたこのバージ ョ ンよ り も大規模で、 多くの FPGA リ ソースを使用します。

SMPTE ST 259 (SD-SDI 規格) [参照 5] では、 270Mb/s 以外のビッ ト レート も定められています。 ほと

んどの SDI インターフェイスでは 270Mb/s の SD-SDI ビッ ト レートのサポートで十分であるため、 こ

のアプリ ケーシ ョ ン ノートで提供する最適化された DRU は、 270Mb/s のみをサポート します。 その他

の SD-SDI ビッ ト レート をサポートする必要があるアプリ ケーシ ョ ンでは、 この DRU を XAPP875 の汎用 DRU に置き換えるこ とができます。汎用 DRU は分数のオーバーサンプリ ング係数をサポート して

いるため、 追加の RX 基準クロ ッ ク周波数を使用しなくても 270Mb/s 以外の SD-SDI ビッ ト レート を

受信できます。 SMPTE ST 344 [参照 6] で指定されている 540Mb/s SD-SDI ビッ ト レートは、 GTX トランシーバーでサポー ト される ラ イン レー ト範囲内であるため、 GTX RX でこれを受信する目的で

DRU を使用する必要はあ り ません。 ただし、 DRU を使用せずに 540Mb/s ビッ ト レート を受信するに

は、 その他の SDI ビッ ト レートで使用されているものとは異なる基準クロ ッ ク周波数が必要です。 この

X-Ref Target - Figure 7

図 7 : SDI ケーブル ド ライバーと GTX ト ランスミ ッ ター出力のインターフェイス

X592_07_082612

4.7 µF typ

FPGA Logic

GTX

TXP

TXN4.7 µF typ Network(1)

SlewRate

SDI CableDriver BNC

Connector

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ため、XAPP875 の DRU を使用して 5.5 倍のオーバーサンプリ ングで 540Mb/s ST 344 を受信した方が、

標準の SDI 基準クロッ ク周波数を使用できるので、 よ り簡単な方法といえます。

また、その他の SD-SDI ビッ ト レート を受信する場合は、レシーバーがロッ クするまですべての SDI ビッ

ト レート を順に検索するこ とで SDI RX のロッ クを制御する、 SDI RX レート検出機能を変更する必要

も あ り ます。 レー ト 検出アルゴ リ ズムは、 SMPTE SDI コア と共に提供される

triple_sdi_rx_autorate.v または triple_sdi_rx_autorate.vhd フ ァ イルに実装されていま

す。 ザイ リ ンクスでは、 その他の SD-SDI ビッ ト レート をサポートする、 モジュールに相当する機能は

提供していません。

DRU はリ カバリ ク ロ ッ クを提供しません。 また、 GTX RX の CDR ユニッ トは、 その基準クロ ッ クに

ロ ッ ク されているため、 SD-SDI モードでは RXOUTCLK は入力されるビッ ト レートにロ ッ ク されま

せん。 DRU は、 出力で 10 ビッ ト データ ワードが有効であるこ とを示すデータ ス ト ローブ信号を生成

します。 SDI コアは、 このデータ ス ト ローブ信号を使用してク ロ ッ ク イネーブルを生成します。 これ

は 27MHz レートでアサート され、 GTX からの RXOUTCLK ク ロ ッ クに対して通常 5/6/5/6 のクロ ッ

ク サイクル リ ズムでアサート されます。SDI ラ ッパーからの rx_ce_sd 信号は、DRU のデータ ス ト ロー

ブ信号で生成されるため、同じ リ ズムとな り ます。 DRU データ ス ト ローブと rx_ce_sd 信号は、通常の

5/6/5/6 リ ズムから外れる場合があ り ます。 これは、実際の SD-SDI ビッ ト レート と GTX RX へ供給さ

れるローカル基準クロ ッ クの周波数の間に発生したずれを DRU が補正するために生じるものです。

図 8 に、 27MHz rx_ce_sd 信号を示したオシロスコープのスク リーン シ ョ ッ ト を示します。画面中央の

rx_ce_sd の立ち上がりエッジでスコープが ト リガーされています。スコープは無制限に継続するモード

であ り、 数分間分の波形を取るこ とができました。 波形は温度で色分けし、 信号の最も標準的な位置を

示す赤色から、極めてまれな位置を示す青色で表示されています。 このスク リーン キャプチャの作成に

用いられた SD-SDI 入力信号は、GTX レシーバーで使用されるローカル基準クロ ッ ク と非同期です。中

心パルスの左側または右側のいずれかにある rx_ce_sd 信号は、 中心パルスから常に 5 または 6 ク ロ ッ

ク サイクルの間隔があ り ます。 これは、 rx_ce_sd 信号のリズムが 5/6/5/6 であるためです。

ト レースの左右両端にある 2 つのパルスは、 5/6/5/6 リ ズムによって中心パルスから名目上 11 サイクル

クロ ッ ク離れています。 この名目上の位置は、 黄色と赤色のパルスでマーク されています。 そして一番

右のパルスには、 中心パルスの立ち上がりエッジから 11 サイ クル ク ロ ッ クの位置を縦方向の黄色い破

線カーソルで示しています。 青色のパルスで両側を挟まれた黄色と赤色のパルスは、 ローカルの基準ク

ロ ッ ク と入力される SD-SDI 信号の周波数差を補うために、 DRU が rx_ce_sd の周期を 10 ク ロ ッ ク サイクルまたは 12 ク ロ ッ ク サイクルのいずれかにする必要があるこ とを表しています。

このアプリ ケーシ ョ ン ノートの SD-SDI DRU は、 生成済みの dru.ngc という名前のファイル内に暗

号化された状態で提供されています。 暗号化されているため、 dru.ngc ファ イルを使用するデザイン

のシ ミ ュレーシ ョ ンは実行できませんが、 このアプリ ケーシ ョ ン ノートに含まれる dru_sim.v およ

び dru_sim.vhd とい う ファ イルには簡略化された DRU のシ ミ ュレーシ ョ ン モデルがあ り ます。 シ

ミ ュレーシ ョ ンには、 dru.ngc ファ イルの代わりにこのファ イルを使用可能です。 ただし、 これらの

シ ミ ュレーシ ョ ン モデルは GTX RX の基準クロ ッ クや SD-SDI ビッ ト ス ト リームの周波数変動に対

応していないため、 実際の FPGA で使用するこ とを目的と してはデザインに使用できません。

Kintex-7 GTX ト ランシーバーを使用して SDI インターフェイスを実現

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SD-SDI の送信

SD-SDI の受信と同様に、 低速な 270Mb/s SD-SDI ビッ ト レートの送信は、 GTX TX で直接サポート

されていません。 SD-SDI 信号を送信するには、 GTX TX を 2.97Gb/s ライン レート用にコンフ ィギュ

レーシ ョ ンします。 SDI コアは送信される各ビッ ト を 11 回複製するため、 SDI コアから出力されて

GTX TX の TXDATA ポートへ入力されるデータには、 各ビッ トが 11 回連続して複製されたものが含

まれます。 最終的に GTX TX から出力される信号は、 有効な 270Mb/s SD-SDI 信号とな り ます。

SD-SDI リカバリ クロックの生成

SD-SDI モードの場合、 CDR ユニッ トは SD-SDI ビッ ト ス ト リームではなく、 基準クロ ッ クの周波数

にロ ッ ク されるため、 GTX RX の RXOUTCLK は実際はリ カバリ ク ロ ッ クではあ り ません。 入力され

る SD-SDI ビッ ト ス ト リームのデータ レート を示す唯一の信号は、 SDI ラ ッパーの 27MHz rx_ce_sd出力です。

一部のビデオ アプ リ ケーシ ョ ン、 特に、 SDI インターフェイス上に回復されたビデオ データを再送信

する必要がないビデオ アプリ ケーシ ョ ンでは、 rx_ce_sd 信号がリ カバリ ク ロ ッ ク と して十分機能しま

す。 通常、 この信号は、 GTX レシーバーからの RXOUTCLK でク ロ ッ ク供給されているダウンス ト

リーム モジュール用のクロ ッ ク イネーブルと して使用されます。 SDI コア内の SDI データパスはこの

よ うに機能しています (rx_ce_sd をクロ ッ ク イネーブルと して使用)。

GTX TX を使用し、 受信したビデオ データを SD-SDI 信号と して再送信する場合は、 低ジッ ターのリ

カバ リ ク ロ ッ クが必要です。 リ カバ リ ク ロ ッ クは、 GTX ト ランス ミ ッ ターの PMA PLL 用の基準ク

ロ ッ ク と して使用できるよ うに、十分に低ジッ ターである必要があ り ます。 さ らに、GTX ト ランス ミ ッ

ターが 11 倍のオーバーサンプリ ングを実行して 270Mb/s SD-SDI データを送信できるよ うに、 リ カバ

リ ク ロ ッ クの周波数は 74.25MHz または 148.5MHz となる こ とが求められます。 これには、 低帯域幅

の PLL を外部に配置、 または PICXO テクニッ クを使用する必要があ り ます (このアプ リ ケーシ ョ ン

ノートでは PICXO テクニッ クについて説明していません。 PICXO テクニッ ク と SDI については、 ザ

イ リ ンクス テクニカル サポート までお問い合わせください)。 Kintex-7 FPGA のミ ッ クス ド モード ク

X-Ref Target - Figure 8

図 8 : SD-SDI クロック イネーブル信号のキャプチャ (オシロスコープ画面)

X592_08_082412

Kintex-7 GTX ト ランシーバーを使用して SDI インターフェイスを実現

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ロ ッ ク マネージャー (MMCM) の帯域幅は広すぎるため、 SDI レシーバーから rx_ce_sd 信号に現れる

大量の低周波ジッターを適切に除去できません。 このジッ ター除去には、 National Semiconductor 社製

LMH1983 および Silicon Labs 社製 Si5324 PLL が効果的です。 これらのデバイスは、 rx_ce_sd 信号を

27MHz の基準クロ ッ ク と して使用し、それを最大 74.25MHz または 148.5MHz のいずれかまで逓倍で

きる と同時にジッターも除去できます。最終的にジッターが除去されたクロ ッ クは、GTX TX の基準ク

ロ ッ ク と しての使用に最適です。このアプリ ケーシ ョ ン ノートで提供するパススルー デモでは、SD-SDIモードで、 このよ うにして Si5324 を使用して 27MHz rx_ce_sd 信号から GTX TX 用の 148. 5MHz 基準クロ ッ クを生成しています。 そして、 HD-SDI または 3G-SDI のいずれかを再送信する場合は、 同じ

Si5324 を再プログラムして GTX RX の RXOUTCLK 出力からジッ ターを排除し、 HD-SDI の場合は

その周波数を 2 逓倍して GTX TX 用に低ジッターの 148.5MHz 基準クロ ッ クを生成します。

も う 1 つの方法は、 外部ゲンロ ッ ク PLL を使用し、 回復されたビデオ データからのビデオ同期信号に

ロッ ク させる方法です。 ゲンロ ッ ク PLL の出力が SD-SDI リ カバリ ク ロ ッ ク とな り ます。

リ カバリ ク ロ ッ クは、外部のビデオ ASSP (Application-Specific Standard Product) デバイスの駆動に必

要な場合があ り ます。 SD-SDI モード の場合、 このよ う な ク ロ ッ クには 27MHz 周波数が必要で、

rx_ce_sd 信号よ り も低いジッ ターが求められますが、 GTX TXの 基準クロ ッ クを生成する場合と同様

に極端に低いジッターは必要あ り ません。前述のテクニッ クを使用するこ と も可能ですが、外部コンポー

ネン ト を使用せずに FPGA 全体にリ カバリ ク ロ ッ クを生成する方が理想的です。 rx_ce_sd 信号はジッ

ターが大きすぎるため、 Kintex-7 FPGA MMCM の基準クロ ッ ク入力と して直接使用できませんが、未

使用 GTX ト ランス ミ ッターを用いて SD-SDI リ カバリ クロ ッ クを生成する方法があり ます (図 9 参照)。

未使用 GTX ト ランス ミ ッ ターの TXDATA ポートへ制御モジュールの recclk_txdata ポート を接続しま

す。 GTX TX は、 SDI 入力信号を受信している GTX RX と同じ基準クロ ッ クを使用する必要があ り ま

す。 GTX TX の TXUSRCLK および TXUSRCLK2 ポー ト は、 GTX TX の RXUSRCLK と

RXUSRCLK2 および SDI ラ ッパーの rx_usrclk ポート を駆動しているク ロ ッ ク と同じ ク ロ ッ クへ接続

しなければな り ません。 GTX TX は、 エンコード なしで 20 ビ ッ ト の TXDATA ポー ト を使用する

2.97Gb/s ラ イン レート用にコンフ ィギュレーシ ョ ンします。

このよ うにコンフ ィギュレーシ ョ ンした場合、 GTX ト ランス ミ ッ ターのシ リ アル出力は、 入力される

SD-SDI 信号へ周波数がロッ ク された 270MHz ク ロ ッ ク とな り ます。つま り、 これは SD-SDI の真のリ

カバリ ク ロ ッ ク とな り ます。GTX ト ランス ミ ッ ターのシ リ アル出力は、GTX ト ランシーバーの TX 出力を正し く終端して LVDS へ転換する こ とで、 Kintex-7 FPGA のグローバルまたは リージ ョナル クロ ッ ク LVDS 入力へ接続できます。 さ らに、 FPGA 内で必要と される場合に 270MHz ク ロ ッ クを使用

できます。 たとえば、 このクロ ッ クを 10 で分周し、 内部/外部ビデオ データパスを駆動する 27MHz リカバリ ク ロ ッ クを得るこ とが可能です。 この信号は、 十分ジッターが低いため、 MMCM の基準クロ ッ

ク と して使用できます。

制御モジュールの DRU recclk_txdata ポートは、このアプリ ケーシ ョ ン ノートで提供する SDI ラ ッパー

の出力ポートへ接続されていません。 この機能が必要な場合は、 SDI ラ ッパーにこの出力ポート を追加

するよ うにわずかな変更が必要です。

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SD-SDI リ カバリ ク ロ ッ クの生成に使用される GTX TX は、 SDI 用にコンフ ィギュレーシ ョ ンする必

要はあ り ませんが、 エンコードなしで常に 2.97Gb/s で動作するよ うにするこ とが求められます。 制御

モジュールの recclk_txdata ポートから GTX の TXDATA ポートへ送信されたデータ信号が、 GTX TXシ リ アル出力ピンに対して 270MHz ク ロ ッ クを生成します。生成されたクロ ッ クのエッジは、2.97Gb/sラ イン レートの ± 1 ビッ ト時間で移動し、 出力信号の周波数が入力 SD-SDI 信号のビッ ト レート と正

確に一致するよ うに変更されます。 このため、 GTX TX で生成された 270MHz ク ロ ッ クのサイ クル間

ジッターは、 +/-337ps (2.97Gb/s の 1 ビッ ト時間は 337ps) と GTX TX 出力信号に本来生じるジッ ター

を合計した値と な り ます。 これを図 10 に示し ます。 一番上の ト レースは、 GTX TX で生成された

270MHz ク ロ ッ クです。画面中央のリ カバリ ク ロ ッ クの立ち上がりエッジでスコープが ト リガーされて

います。 ト リガー ポイン トの左右いずれかのサイ クルの立ち上がりエッジを観察する と、 これらの立ち

上がりエッジはそれぞれが明確に区別された立ち上がりポイン ト を示しているため、+/-337ps のサイク

ル間ジッターを明確に確認できます。図 10 の下にある ト レースは、 も う 1 つの GTX TX で再送信され

ている SD-SDI です。

recclk_txdata ポートは、 ほとんどの SDI アプ リ ケーシ ョ ンでは使用されないため、 SDI ラ ッパーの出

力には含まれていません。 必要な場合は、 SDI ラ ッパーに新しいポート を追加し、 それを制御モジュー

ルの recclk_txdata ポートへ接続するよ うに変更できます。

RX のビッ ト レート検出

SDI コアは、 GTX RX で受信する SDI 信号の SDI モード (SD-SDI、 HD-SDI、 または 3G-SDI) を自動

で判断できます。現時点で SDI 入力信号にロッ ク されていないと判断された場合、 SDI コアは GTX のRXDATA 出力ポートに適切な SDI データを確実に検出するまで 3 つの異なる SDI モードで GTX RXを順に制御します。 これが検出される と、 SDI コアは rx_mode_locked 出力をアサート し、 SDI 信号へ

ロッ ク したこ とを示します。 そして、 sdi_mod 出力に RX がロッ ク した SDI モードを示します。

X-Ref Target - Figure 9

図 9 : GTX TX を使用して SD-SDI リカバリ クロックを生成

X592_09_082912

CableEQ

SDICore

DigitalVideoOut

ControlModule

RecoveredSD Data

DRU

GTX RX

SDI WrapperSDI In

QPLL148.5MHz

RXP

RXN

GTREFCLK

RXUSRCLK RXDATA

RXUSRCLK2

RXOUTCLK

GTX TXTXUSRCLK

TXUSRCLK2

GTREFCLK

TXDATA

TXP270 MHz Recovered SD Clock

TXN

20

20

BUFG

rx_usrclk

gtx_rxdata

recclk_txdata

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しかし、 SDI コ アが HD-SDI モード の場合、 入力 SDI 信号のビ ッ ト レー ト が 1.485Gb/s または

1.485/1.001Gb/s のいずれであるかを判断する方法があ り ません。 3G-SDI モードでも同様、 SDI コア

は、入力 SDI 信号のビッ ト レートが 2.97Gb/s または 2.97/1.001Gb/s のいずれであるかを判断できませ

ん。 そ こ で、 こ のアプ リ ケーシ ョ ン ノ ー ト で提供する制御モジ ュールには、 1.485Gb/s と

1.485/1.001Gb/s および 2.97Gb/s と 2.97/1.001Gb/s を区別できるビッ ト レート検出器が含まれていま

す。入力 SDI 信号のビッ ト レートが 1.485Gb/s または 2.97Gb/s のいずれかの場合は、 SDI ラ ッパーの

出力ポート rx_bit_rate が Low にな り ます。 入力 SDI 信号のビッ ト レートが 1.485/1.001Gb/s または

2.97/1.001Gb/s のいずれかの場合は、 rx_bit_rate が High になり ます。

ビッ ト レート検出回路を駆動するには、SDI ラ ッパーの clk 入力ポートに固定周波数クロ ッ クを供給す

る必要があ り ます。 このクロ ッ クの周波数は 10MHz 以上にするこ とを推奨します。 150Mhz 以上にな

る と、 ビ ッ ト レー ト検出ロジッ ク内でタイ ミ ングを満たすこ とが難し く なる可能性があ り ます。 SDIラ ッパーには、FXDCLK_FREQ というパラ メーター /ジェネ リ ッ クがあ り、 これは clk ポートへ接続さ

れるクロ ッ ク周波数の指定に使用されます。 FXDCLK_FREQ の値は、 固定周波数クロ ッ クの周波数と

同じに設定する必要があ り ます (Hz)。

SDI ラ ッパーは RX ビッ ト レート検出機能以外の目的に固定周波数クロ ッ クを使用します。 このため、

ビッ ト レート検出機能を使用しないアプリ ケーシ ョ ンでも、SDI ラ ッパーの clk ポートには固定周波数

クロ ッ クを供給する必要があ り ます。

Kintex-7 FPGA に SDI インターフェイスを実装

Kintex-7 FPGA デザインに SDI インターフェイスを実装するには、 いくつかの手順に従う必要があ り

ます。 これらの手順は、 次のとおりです。

1. 7 シ リーズ FPGA ト ランシーバー ウ ィザードを使用して GTX ラ ッパーを生成します。

2. CORE Generator ツールまたは Vivado IP カタログを使用し、SMPTE SDI LogiCORE IP を生成し

ます。

X-Ref Target - Figure 10

図 10 : GTX ト ランシーバーを使用して SD-SDI リカバリ クロックを生成

X592_10_082412

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3. こ こで提供する GTX ラ ッパーと SDI ラ ッパーをアプリ ケーシ ョ ンにインスタンシエート します。

4. こ こで提供する dru.ngc ファ イルを ISE ツールのプロジェク ト ディ レク ト リ または Vivado ツー

ルのプロジェク トへ追加します (詳細は、 xapp592.zip の readme.txt ファ イルを参照)。

5. SDI ラ ッパーに適切なタイ ミ ング制約を適用します。

GTX ラッパーの生成

7 シ リーズ FPGA ト ランシーバー ウ ィザード (この資料では 「ウ ィザード」 とい う ) を使用し、 GTXラ ッパーを生成します。前世代のザイ リ ンクス GT ト ランシーバーでは、ウ ィザードを用いて 1 つの GTト ランシーバーを含む GT ラ ッパーを作成し、 ト ランシーバーが同じ GT タイル内である場合でもその

ラ ッパーを複数回インスタンスするこ とが可能でした。7 シ リーズ GTX では、 これはできません。ユー

ザーは、 1 つの GTX クワ ッ ド タイルまたは複数のクワッ ド タイルに、 アプリ ケーシ ョ ンが使用する正

確な ト ランシーバー数を含む GTX ラ ッパーを生成する必要があ り ます。 ウ ィザードでは、 常に 1 つの

GTX ト ラ ンシーバーに 1 つの GTXE2_COMMON を イ ン ス タ ン ス し、 各 GTX ク ワ ッ ド の

GTXE2_COMMON ブロ ッ クは 1 つと して既定されています。 このため、同じ GTX クワ ッ ドに 2 つの

GTX ラ ッパー (各ラ ッパーに GTXE2_COMMON を 1 つずつ) を配置しよ う と した場合は、 ツールが

エラーをフラグします。

SDI インターフェイスの実装に使用される ト ランシーバーには、hd sdi プロ ト コル テンプレート を使用

して ください。 これによ り、 SDI をサポートするのに適切な GTX ポート セッ トおよび属性が設定され

ます。 SDI アプリ ケーシ ョ ンに使用される GTX ラ ッパーは、 3g sdi や sd sdi プロ ト コル テンプレート

ではなく、 hd sdi プロ ト コルを用いて生成するこ とを強く推奨しています。

次のセクシ ョ ンでは、ウ ィザード v2.4 を用いて GTX ラ ッパーを使用する手順について詳し く説明しま

す。この例では、1 つの GTX クワ ッ ド内に 4 つの GTX ト ランシーバー (すべて SDI 用にコンフ ィギュ

レーシ ョ ン) を含む GTX ラ ッパーを作成します。

7 シ リーズ FPGA ト ランシーバー ウ ィザードは、 最上位の [FPGA Features and Design] フォルダー

内の [IO Interfaces] フォルダーに含まれています。

図 11 に、 ウ ィザードの最初のページを示します。 このページでは、 [Protocol template] ド ロ ップ ダウ

ン リ ス トで [hd sdi] を選択します。 これで、 ライン レートが 1.485Gb/s に設定され、 基準クロ ッ ク周

波数がデフォルトの 148.5MHz に設定されます。 74.25MHz など、その他の基準クロ ッ ク周波数が必要

な場合は、TX および RX の基準クロ ッ クのド ロ ップ ダウン リ ス トにサポート されている基準クロ ッ ク

周波数のみが表示されます。 いずれか一方の基準クロ ッ クが実際に 148.5/1.001MHz である場合でも、

両方の基準クロ ッ ク周波数を 148.5MHz に設定し、 両方のライン レート を 1.485Gb/s にします。 制御

モジュールで 3G-SDI および HD-SDI モード用のライン レート 2.97Gb/s に動的に変更するよ うに管理

します。 したがって、 ウ ィザードではライン レートは常に 1.485Gb/s に設定します。

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SDI レシーバーのみ、 または SDI ト ランス ミ ッ ターのみ実装する場合は、 このページの [TX off] また

は [RX off] チェッ ク ボッ クスを使用し、 ト ランシーバーで不要な部分を無効にできます。 必要ない ト

ランシーバーのポートは GTX ラ ッパーに含まれず、その部分には電源が供給されません。ただし、[TXoff]/[RX off] の選択は、GTX ラ ッパー内のすべての ト ランシーバーに適用されます。RX と TX の両方

を必要とする ト ランシーバーと、 RX または TX のいずれか一方を必要とする ト ランシーバーがある場

合は、 [TX off] および [RX off] チェッ ク ボッ クスは使用できません。 このよ うな場合は、 すべての ト

X-Ref Target - Figure 11

図 11 : 7 シリーズ FPGA ト ランシーバー ウィザード - ページ 1

X592_11_011413

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ランシーバーの RX および TX 部分を有効にして GTX ラ ッパーを作成します。 使用しない RX ユニッ

ト /TX ユニ ッ ト に対し ては、 ウ ィ ザー ド のページ 5 に表示される [Optional Ports] リ ス ト か ら

RXPOWERDOWN および TXPOWERDOWN ポート を選択し、 個別に電力供給を停止できます (図 15 参照)。 これによ り、 ラ ッパー内に各ト ランシーバーの RX および TX にパワー ダウン モードを

有効にするポートが追加されます。

このページの一番下にある [Next >] をク リ ッ ク し、 ウ ィザードのページ 2 へ進みます。

ウ ィザードのページ 2 では、 GTX ラ ッパーに含める ト ランシーバーを選択できます (図 12 参照)。

通常、 SDI アプリ ケーシ ョ ンには共通の DRP (QPLL を含む GTXE2_COMMON ブロ ッ ク用 DRP) が必要ないため、 [Use Common DRP] はオフにできます。

GTX ラ ッパーに含める GTX ト ランシーバーを選択します。 また、 各ト ランシーバーの RX および TX部分用に PLL を選択します。一般的には、すべてのレシーバーには QPLL (Quad PLL) が使用され、各

ト ランス ミ ッ ターには CPLL (Channel PLL) が使用されます。 各 PLL の基準ク ロ ッ ク ソースも この

ページで選択できます。

PLL の選択は、 GTX ラ ッパーの作成に影響を与えます。 RX 部分では、 一般的に SDI アプリ ケーシ ョ

ンには固定 PLL が選択されます。 QPLL または CPLL のいずれから クロ ッ クが供給されるかを指定す

る属性は、各ト ランシーバーのこのページで設定されます。通常、SDI アプリ ケーシ ョ ンのすべての RXユニッ トに対しては QPLL がクロ ッ ク ソース と して使用されます。TX 部分については、大半の SDI アプリ ケーシ ョ ンでは、TXSYSCLKSEL ポート を使用して QPLL と CPLL 間を動的に切り換える必要が

あ り ます。 したがって、 GTX ラ ッパーが関連している限り TX ユニッ トの PLL 選択はあま り重要では

あ り ません。 しかし、QPLL と CPLL の動的切り換えが必要ない SDI アプリ ケーシ ョ ンでは、 このペー

ジで各 TX ユニッ トに使用する PLL を適切に指定し、 ページ 3 では TXSYSCLKSEL ポート を未使用

に設定する必要があ り ます (図 13 参照)。この設定を行う と、ウ ィザードで指定した PLL の設定が GTXラ ッパーに固定的に実装されます。

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このページで指定される基準クロ ッ ク ソースは、 GTX ラ ッパーの作成に影響を及ぼしません。 これら

の設定は、 ウ ィザードで作成されるサンプル デザインにのみ影響します。アプリ ケーシ ョ ンの設計開始

の始めと してサンプル デザインを使用する場合は、 この基準クロ ッ ク ソースを適切に設定する必要が

あ り ます。 それ以外の場合は影響はあ り ません。

このページの一番下にある [Next >] をク リ ッ ク し、 ウ ィザードのページ 3 へ進みます。

X-Ref Target - Figure 12

図 12 : 7 シリーズ FPGA ト ランシーバー ウィザード - ページ 2

X592_12_011413

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図 13 に、 ウ ィザードのページ 3 を示します。 [Eternal Data Width] と [Internal Data Width] は、 す

でに最適な 20 ビッ トに設定されており、 [Encoding] と [Decoding] は [none] に設定されています。

ト ランシーバーの SDI モードが切り換えられる場合、制御モジュールでは、 ト ランシーバーの属性を動

的に変更するために各ト ランシーバーに DRP ポートが必要です。 このため、 [Use DRP] は必ずオンに

します。 そして、 DRPCLK の周波数を正し く指定します。 この例では、 DRPCLK が [27 MHz] に設定

されています。 『Kintex-7 FPGA データ シー ト : DC 特性およびス イ ッチ特性』 (DS182) の

X-Ref Target - Figure 13

図 13 : 7 シリーズ FPGA ト ランシーバー ウィザード - ページ 3

X592_13_011413

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FGTXDRPCLK で定義されている周波数の要件が満たされている限り、このデザインで利用可能な任意

のフ リー ランニング ク ロ ッ クを DRPCLK と して使用できます。DRPCLK を駆動するクロ ッ ク ソース

周波数は、 SDI モードの変更時に変更できません。 これは常に固定周波数となるべきで、 このページ (ウ ィザードのページ 3) で指定する必要があ り ます。

ザイ リ ンクスでは、 TX バッファーと RX バッファーの両方を有効にするこ とを推奨しています。 この

アプリ ケーシ ョ ン ノートで提供する制御モジュールでは、 これらのバッファーはバイパスできません。

SDI アプリ ケーシ ョ ンには、hd sdi プロ ト コル テンプレート を選択した場合にこのページでデフォルト

指定されているすべてのオプシ ョ ン ポートが必要です (例外を除く )。例外と して、TX ユニッ トが QPLLと CPLL 間を動的に切り換えるよ うにするには、 通常 TXSYSCLKSEL が使用されます。 この動的切

り換えが必要ない場合は、TXSYSCLKSEL ポート を選択せずに、 ウ ィザードのページ 2 でラ ッパーの

TX ユニッ トの PLL 選択を指定できます (図 12 参照)。

このページの一番下にある [Next >] をク リ ッ ク し、 ウ ィザードのページ 4 へ進みます。

図 14 に、 ウ ィザードのページ 4 を示します。

図 14 に示すよ う に、 このページでは指定したすべての設定を確認でき ます。 特に、 [Use commadetection] と [RXSLIDE] ポート は未選択である こ と を確認して ください。 ウ ィザードのバージ ョ ン

(v2.4 を含む) によっては、 ウ ィザードの別のページで特定の変更を行う と、 [Use comma detection] と[RXSLIDE] が有効と して再設定される というバグが発生します。 このため、 ウ ィザードの別のページ

で設定を変更した後は、 [Use comma detection] と [RXSLIDE] が無効になっているこ とを常に確認す

る必要があ り ます。

ザイ リ ンクスは、 SDI アプリ ケーシ ョ ンには [Equalization Mode] を [LPM-Auto] に設定するこ とを

推奨しています。

[RX Termination] は [Programmable] と して終端電圧を使用し ます ([Rx Termination Voltage] を[800 mV] に設定)。

GTX TX の出力で異なる振幅の制御が必要な場合は、 オプシ ョ ンの [TXDIFFCTRL] ポート を有効に

設定できます。 同様に、 GTX TX 出力と SDI ケーブル ド ラ イバーの入力間の信号品質を向上させる必

要があるポートに対しては、 [TXPOSTCURSOR] および [TXPRECURSOR] を有効に設定できます。

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このページの一番下にある [Next >] をク リ ッ ク し、 ウ ィザードのページ 5 (図 15) へ進みます。

X-Ref Target - Figure 14

図 14 : 7 シリーズ FPGA ト ランシーバー ウィザード - ページ 4

X592_14_011413

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ト ランシーバーのループバッ ク テス ト を実行する場合は、 オプシ ョ ンの [LOOPBACK] ポート を有効

に設定します。各 RX ユニッ トおよび TX ユニッ トに対してパワー ダウン制御を必要とするアプ リ ケー

シ ョ ンでは、 [TXPOWERDOWN] および [RXPOWERDOWN] ポート を有効に設定します。 それ以

外の場合、 これらのオプシ ョ ン ポートは選択しないでください。

X-Ref Target - Figure 15

図 15 : 7 シリーズ FPGA ト ランシーバー ウィザード - ページ 5

X592_15_011413

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これで、 SDI アプリケーシ ョ ン用の GTX ラ ッパーを作成する際に必要なすべての選択が完了です。 ウ ィ

ザードのページ 6 は SDI に適用されず、 ページ 7 はサマリー ページとなっています。 [Next >] を使用し

て次のページへ進むか、ページの一番下にある [Generate] をク リ ッ クしてこのページから GTX ラ ッパー

を生成できます。

ウ ィザードはファ イルを多数生成します。 重要な 2 つのファ イルは、 <component_name>.v/vhd と<component_name>_gt.v/.vhd です。 この例では、 コンポーネン ト名が k7gtx_sdi_wrapper と

なっており、図 11 のウ ィザード ページ 1 の上部付近で確認できます。また、この例では、言語に Verilogが設定されています。 したがって、 ウ ィザードで生成される 2 つのファイル名は、 k7gtx_sdi_

wrapper.v と k7gtx_sdi_wrapper_gt.v になり ます。

<component_name> ファ イルは最上位のラ ッパー ファ イルで、SDI アプリ ケーシ ョ ンにインスタンシ

エート されるファ イルです。<component_name>_gt ファ イルは、シングル GTX ト ランシーバー用の

ラ ッパー フ ァ イルです。 これは、 GTX ラ ッパーに含まれる ト ラ ンシーバーの数に応じ て

<component_name>.v ラ ッパー ファ イルに 1 回または複数回インスタンシエート されます。

注記 : ウ ィザードで生成されたサンプル デザインは、 特に SDI アプ リ ケーシ ョ ンに有効というわけで

はあ り ません。通常、このアプリ ケーシ ョ ン ノートで提供するサンプル デザインの方が SDI アプリ ケー

シ ョ ンの開発を始める際の参考と して適しています。

SMPTE SD/HD/3G-SDI LogiCORE IP の生成

CORE Generator または Vivado IP カタログを使用して SMPTE SD/HD/3G-SDI コアを生成します。従

来の Triple-Rate SDI コ アは Virtex®-6 FPGA 用と なっているため、 使用でき ません。 SMPTESD/HD/3G-SDI コアは、 7 シ リーズ FPGA デバイスで利用できる一般的な SDI コアです。

SMPTE SD/HD/3G-SDI コアは、 ソース コードで提供され、あらかじめコンパイルされたコアではあ り

ません。 CORE Generator で SMPTE SD/HD/3G-SDI コアを生成する と、 プロジェ ク ト の設定言語に

従って Verilog または VHDL のいずれかでソース コード ファ イル セッ トが提供されます。

SMPTE SD/HD/3G-SDI コアの生成時に利用できる唯一のオプシ ョ ンは、RX 部分に EDH (エラー検出

と処理) プロセッサを含めるか否かです。 RX EDH プロセッサを含めない場合でも、 SDI コアにはすべ

ての RX EDH ポートが含まれますが、 これらは非アクティブに設定されます。

SMPTE SD/HD/3G-SDI コアは、 SDI ラ ッパーにインスタンシエート されています。 したがって、 SDIラ ッパーを使用する場合は、SMPTE SD/HD/3G-SDI コアを直接アプリ ケーシ ョ ンにインスタンシエー

トする必要はあ り ません。

GTX および SDI ラ ッパーのインスタンシエート

GTX ラ ッパーと SDI ラ ッパーは、 ユーザー デザインでインスタンシエート し、 相互接続する必要があ

り ます。 こ こで提供する SDI ラ ッパーを使用せずに SDI インターフェイスを実装するこ と も可能です

が、 ラ ッパーは SDI 制御モジュールと SDI コアを相互接続するため、 これを使用した方が簡単になり

ます。 ラ ッパーを使用しない場合は、 ユーザーがこれらの接続をすべて行わなければな り ません。 SDIラ ッパー ファ イルは、 x7gtx_sdi_rxtx_wrapper.v (Verilog の場合) または x7gtx_sdi_rxtx_wrapper.vhd (VHDL の場合) とな り ます。 SDI コアのほかに、 次のファ イルも インスタンシ

エート されます。

• x7gtx_sdi_control.v または .vhd

• x7gtx_reset_control.v または .vhd

• x7gtx_sdi_drp_control.v または .vhd

• sdi_rate_detect.v または .vhd

• dru_bshift10to10.v または .vhd

• dru_maskencoder.v または .vhd

• dru_control.v または .vhd

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XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 28

• dru_rot20.v または .vhd

• dru.v (Verilog のみ)

dru.ngc File ファイルをプロジェク トに追加

dru.v ファイルは空のモジュールで、 Verilog の場合にあらかじめコンパイルされた dru.ngc ファイル

でポート を指定します。 x7gtx_sdi_rxtx_wrapper.v ファ イルを使用する場合は、 プロジェ ク ト に

dru.v ファ イルを追加する必要があ り ます。 VHDL ファイル (x7gtx_sdi_rxtx_wrapper.vhd) を使用する場合は、コンポーネン ト定義が dru.v ファイルと同じ目的を果たすため、 dru.v ファイルは必

要あり ません。

ISE ツールを使用する場合は、 このアプリ ケーシ ョ ン ノートで提供する dru.ngc ファ イルを ISE プロ

ジェク トのディ レク ト リに移動する必要があ り ます。 これによって、 ツールがこのファイルを認識して

デザインに含めるこ とができます。 Vivado ツールを使用する場合は、 Verilog または VHDL ファ イル

を追加する時と同じ よ う にソース ファ イルと して dru.ngc フ ァ イルをプロジェ ク ト に追加します。

dru.ngc ファ イルは、 あらかじめ生成されて、 暗号化されている DRU モジュールです。

注意 : このアプリ ケーシ ョ ン ノートに含まれる dru_sim.v または dru_sim.vhd ファイルは、実際の FPGAで使用するデザインに使用できません。これらのファ イルは、シ ミ ュレーシ ョ ンで使用するこ とを目的と してい

ます。 実際のハード ウ ェア インプ リ メ ンテーシ ョ ンでこれらのフ ァ イルを使用する と、 SDI レシーバーで

SD-SDI 信号を正し く受信できないこ とがあ り ます。 シ ミ ュレーシ ョ ン用には、 dru.v ファ イルと dru.ngcファイルの代わりに、 dru_sim.v または .vhd ファイルをデザインに追加できます。

重要 : SDI ラ ッパーには、 SMPTE SD/HD/3G-SDI コアのインスタンスが含まれています。 SDI コアに

与えられた (CORE Generator または Vivado IP カタログを使用して生成されたと き) 名前が SDI ラ ッ

パーにコアがインスタンシエート されている場所で使用されるよ うに、 SDI ラ ッパーを変更する必要が

あ り ます。 これは、 SMPTE SDI コアを生成する際にコンポーネン ト名 smpte_sdi を使用するこ とで解

決できます。

表 1 に、SDI ラ ッパーのすべてのポートについて説明しています。このポート リ ス トは SDI コアのポー

ト リ ス ト と類似していますが、 いくつか相違点があ り ます。 また、 GTX と SDI ラ ッパーの接続方法の

例についても、 このアプリ ケーシ ョ ン ノートで提供する SDI アプリ ケーシ ョ ン例を参照してください。

一部の信号は、 ビデオ サンプル周期の数サイ クル間アサート される ものと して説明されています。 ビ

デオ サンプル周期は、 SDI モードに応じて適切なク ロ ッ ク (tx_usrclk または rx_usrclk) の異なるサ

イ クル数が適用されます。 HD-SDI および 3G-SDI level A モードの場合、 サンプル周期は 1 ク ロ ッ

ク サイ クル続きます。 SD-SDI level B の場合、 サンプル周期は 5 または 6 ク ロ ッ ク サイ クル続き、

ク ロ ッ ク イネーブル (tx_ce または rx_ce_sd) がアサート される ク ロ ッ クの立ち上がりエッジで開始

および終了します。 3G-SDI level B モードの場合、 3G-SDI データ レディ信号 (tx_din_rdy または

rx_dout_rdy_3G) のアサート で制御され、 サンプル周期は 2 ク ロ ッ ク サイ クル間とな り ます。

このリ ス トにあるほとんどの RX および TX ポートは、SDI ラ ッパーにインスタンシエート された SDIコアの同じ名前のポートへ直接接続されます。ビデオ信号およびビデオ タイ ミ ング信号のタイ ミ ング図

は、 『SMPTE SD/HD/3G-SDI v1.0 製品ガイ ド』 (PG071) を参照して ください。

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表 1 : SDI ラッパーのポート リス ト

ポート名 I/O 幅 説明

clk 入力 1 固定周波数のフ リー ランニング ク ロ ッ クへ接続する必要があ

り ます。 このク ロ ッ クは、 さ まざまなタ イ ミ ング目的と して

SDI ラ ッパーで使用されます。 このクロ ッ クの周波数は、パラ

メーター /ジェネ リ ッ ク FXDCLK_FREQ で指定されます。 こ

のク ロ ッ ク周波数が FXDCLK_FREQ で指定した周波数と正

確に一致しない場合は、ラ ッパーで生成されたタイ ミ ング遅延

が不正で、RX ビッ ト レート検出回路が機能していない可能性

があ り ます。

受信ポート

rx_rst 入力 1 この同期リ セッ ト入力は、 リ セッ ト が必要ないため、 通常は

Low にハード接続できます。 FPGA コンフ ィギュレーシ ョ ン

後、 SMPTE SDI コアは完全な動作モード となるため、 リセッ

トは必要あ り ません。

レシーバーを完全にリセッ トするために rx_rst を High に設定

する場合は、 rx_ce_sd と rx_din_rdy_3G の両方を High にしま

す。

rx_rst をアサートする と、 自動 SDI モード ロ ッ ク検出機能を

制御するステート マシンも リセッ ト されます。SDI RX が単に

ロ ッ ク されていないとい う理由で rx_rst をアサート しないで

ください。アサートする と、SDI RX はロッ ク しな くな り ます。

rx_usrclk 入力 1 ト ラ ンシーバーの RX ユニッ ト (グローバル ク ロ ッ ク バッ

フ ァーでバッ フ ァーされる GTX ト ラ ンシーバーの

RXOUTCLK 出力) からのリ カバリ ク ロ ッ クへ接続します。ク

ロ ッ ク周波数は、 3G-SDI および SD-SDI モード では

148.5MHz (または 148.5/1.001MHz)、 HD-SDI モード では

74.25MHz (または 74.25/1.001MHz) と します。 rx_ であらか

じめ設定されたラ ッパーのすべての入力および出力は、このク

ロ ッ ク と同期しています。

rx_frame_en 入力 1 SDI フレーマー機能を有効にします。 High のと きに、 自動的

に出力ワード アライ メン ト を EAV (アクティブ ビデオの終了)または SAV (アクティブ ビデオの開始) とい うそれぞれのタイ

ミ ング基準信号 (TRS) のアラ イ メ ン ト と一致する よ う に負

レーマーが再調整します。 通常は、 常に High とな り ます。 ただし、正し く制御されている場合は、この入力を使用して TRSアライ メン トのフ ィルタ リ ングが可能です。 たとえば、 rx_nsp出力を rx_frame_en 入力に接続した場合、フレーマーは揃って

いない 1 つの TRS 信号を無視し、 2 つ目に一致した TRS によって新たなワード アラ イ メ ン ト が確認されるまで、 現在の

ワード アライ メン ト を保持します。 TRS アライ メン ト フ ィル

タ リ ング機能を用いる場合は、 同期ス イ ッチング ラ インで

rx_frame_en 入力を High にし、それらのライン上の TRS フ ィ

ルタ リ ング機能をすべて無効にする必要があ り ます。

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rx_mode_en 入力 3 このポートには、3 つの SDI モードの受信をそれぞれ有効にす

るためのビッ トがあ り ます。

• ビッ ト 0 は HD-SDI モードを有効にする

• ビッ ト 1 は SD-SDI モードを有効にする

• ビッ ト 2 は 3G-SDI モードを有効にする

あるビッ トが High の場合、 SDI RX が入力信号にロッ ク して

いないと きに、 正しい SDI モードの検出に対応する SDI モー

ドが含まれます。 あ ｒ ｙ ビッ トが Low の場合、 SDI RX はそ

のモードの入力 SDI 信号を検出しません。 これらのビッ トで

未使用 SDI モードを無効にするこ とで、 モード変更時に SDIRX が入力信号へロッ クするまでの時間を短縮できます。

rx_mode 出力 2 SDI RX の現在の SDI モードを示します。

• 00 = HD-SDI

• 01 = SD-SDI

• 10 = 3G-SDI

レシーバーがロ ッ ク されていない場合は、 SDI RX が正しい

SDI モードを検索し、 このポー ト の値が変更されます。 この

際、 x_mode_locked 出力は Low になり ます。 SDI RX が正し

い SDI モードを検出する と、 rx_mode_locked 出力が High に遷移し、 このポートが入力 SDI 信号のモードを示します。

rx_mode_HD

rx_mode_SD

rx_mode_3G

出力 1 これら 3 つの出力ポートは、 rx_mode ポートのデコード され

たバージ ョ ンです。 SDI RX が入力信号を検出してロ ッ クする

まで次々と変更される rx_mode ポート とは異なり、SDI RX がロ ッ ク されていない場合、 これらの出力はすべて Low になり

ます。 rx_mode_locked が High に遷移する と、SDI RX の現在

の SDI モード と一致した出力が Hgih になり ます。

rx_mode_locked 出力 1 この出力が Low の場合、 SDI RX は入力データ ス ト リームと

一致する SDI モードを積極的に検索します。この際、 rx_mode出力ポー ト の値は頻繁に変化します。 SDI RX が現在の SDIモードにロ ッ クする と、このポートの出力が High になり ます。

rx_bit_rate 出力 1 この出力ポートは、HD-SDI および 3G-SDI モードで受信され

ている ビ ッ ト レー ト を次のよ う に示し ます。 こ の出力は

SD-SDI モードでは無効です。

HD-SDI モードの場合

• rx_bit_rate = 0 : ビッ ト レート = 1.485Gb/s

• rx_bit_rate = 1 : ビッ ト レート = 1.485/1.001Gb/s

3G-SDI モードの場合

• rx_bit_rate = 0 : ビッ ト レート = 2.97Gb/s

• rx_bit_rate = 1 : ビッ ト レート = 2.97/1.001Gb/s

rx_t_locked 出力 1 SDI RX で伝送検出機能が SDI 信号の伝送フォーマッ ト を認

識する と High になり ます。

rx_t_family 出力 4 SDI インターフェイスで転送信号と して使用されているビデ

オ信号のファ ミ リ を示します。 rx_t_locked が High の場合の

み有効です。 このポー ト は、 転送されている画像のビデオ

フォーマッ ト を必ずしも認識する とは限らず、転送の特性のみ

を認識します。 このポートのエンコードについては、 表 4 を参照して ください。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

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rx_t_rate 出力 4 SDI 転送信号のフレーム レート を示します。 これは、 実際の

画像のフレーム レート と同じになる とは限り ません。このポー

トのエンコードについては、 表 5 を参照して ください。 この

出力は、 rx_t_locked が High の場合のみ有効です。

rx_t_scan 出力 1 SDI 転送信号がインターレース (Low) またはプログレッシブ

(High) のいずれかを示します。 これは、実際の画像のスキャン

モード と同じになる とは限り ません。この出力は、rx_t_lockedが High の場合のみ有効です。

rx_level_b_3G 出力 1 入力 3G-SDI 信号が level B の場合 High にアサー ト され、

3G-SDI level A の場合 Low にアサート されます。この出力は、

SDI RX が 3G-SDI 信号にロ ッ ク している場合 (rx_mode_3Gが High) のみ有効です。

rx_ce_sd 出力 1 SD-SDI モード用のク ロ ッ ク イネーブル信号です。 この出力

は、 SD-SDI モードの場合に平均して 5.5 サイクル中に 1 サイ

クル (rx_usclk) の割合でアサート されます。 rx_ds1a ポートの

SD-SDI データ ス ト リームおよび RX ビデオ タイ ミ ング信号

(rx_trs、rx_eav、および rx_sav) は、SD-SDI モードで rx_ce_sdが High の場合のみ有効です。 その他の SDI モードでは常に

High とな り ます。

rx_nsp 出力 1 この出力が High の場合、SDI フレーマーが新しいワード アラ

イ メン トで TRS (EAV または SAV) を検出したこ とを示しま

す。 rx_frame_en が High の場合、 この出力はビデオ サンプル

周期の 1 サイ クル間のみアサート されます。 rx_frame_en がLow の場合、 この出力はフレーマーが新しい TRS アライ メン

ト に再調整でき る よ う になる まで (TRS が生じている間に

rx_frame_en をアサートする) High を保持します。

rx_line_a 出力 11 SDI 入力信号の Y データ ス ト リームの LN ワードからキャプ

チャした現在のライン番号がこのポートに出力されます。この

出力は、HD-SDI および 3G-SDI モードで有効とな り、SD-SDIモードでは無効とな り ます。 3G-SDI level B の場合、 出力値

は、 リ ンク A または HD-SDI 信号 1 の Y データ ス ト リーム

からキャプチャしたライン番号とな り ます。3G-SDI level B またはデュアル リ ンク HD-SDI での1080p 60Hz 転送など、イン

ターフェイスのラ イン番号が画像のラ イン番号と同じではな

い場合は、このポートの出力値は常にインターフェイスのライ

ン番号とな り ます (画像のライン番号ではない)。

rx_a_vpid 出力 32 データ ス ト リーム 1 からの SMPTE ST 352 [参照 7] ペイロー

ド ID パケッ トの 4 つすべてのデータ バイ トがこのポートに出

力されます。 フォーマッ トは次のとおりです。 MS バイ トから LS バイ ト : バイ ト 4、バイ ト 3、バイ ト 2、バイ ト 1 この出力は、 rx_a_vpid_valid が High の場合のみ有効です。こ

のポートは、 すべての SDI モードで有効になる可能性があ り

ますが、 SDI 信号に ST 352 パケッ トが組み込まれている場合

のみ該当します。 3G-SDI level A では、 出力データはデータ

ス ト リーム 1 (luma) からキャプチャした ST 352 データ バイ

ト とな り ます。 3G-SDI level B では、 出力データは リ ンク Aのデータ ス ト リ ーム (デュアル リ ン ク ス ト リ ーム) または

HD-SDI 信号 1 (デュアル HD-SDI 信号) からキャプチャした

ST 352 データ バイ ト とな り ます。

rx_a_vpid_valid 出力 1 rx_a_vpid が有効の場合に High とな り ます。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

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rx_b_vpid 出力 32 データ ス ト リーム 2 からの SMPTE ST 352 [参照 7] ペイロー

ド ID パケッ トの 4 つすべてのデータ バイ トがこのポートに出

力されます。 フォーマッ トは次のとおりです。

MS バイ トから LS バイ ト : バイ ト 4、バイ ト 3、バイ ト 2、バイ ト 1

この出力は、 3G-SDI モードで、 rx_b_vpid_valid が High の場

合のみ有効です。 3G-SDI level A では、 出力データはデータ

ス ト リーム 2 (chroma) からキャプチャした ST 352 データ バイ ト とな り ます。3G-SDI level B では、出力データはリ ンク Bのデータ ス ト リ ーム (デュアル リ ン ク ス ト リ ーム) または

HD-SDI 信号 2 (デュアル HD-SDI 信号) からキャプチャした

ST 352 データ バイ ト とな り ます。

rx_b_vpid_valid 出力 1 rx_b_vpid が有効の場合に High とな り ます。

rx_crc_err_a 出力 1 前画像のラインで CRC エラーが検出されたと きに High をア

サート します。 3G-SDI level B では、 この出力はデータ ス ト

リーム 1 のみの CRC エラーを示します。このモードでは、デー

タ ス ト リーム 2 の CRC エラーを示すために 2 つ目の出力

rx_crc_err_b があ り ます。 SD-SDI モードの場合は、 いずれの

CRC エラー出力も有効ではあ り ません。

CRC エラー出力は、前画像のラインで CRC エラーが検出され

る と、1 ビデオ ライン周期間 High にアサート されます。rx_eav信号がアサー ト される ビデオ サンプルのタ イ ミ ングから

rx_crc_err_a 信号の値が変更されるまでのレイテンシは SDIモードによって異なり、6 または 7 ビデオ サンプル周期とな り

ます。

rx_ds1a 出力 10 回復された SDI データ ス ト リーム 1 がこのポートに出力され

ます。 このデータ ス ト リームの内容は、 SDI モードによって

異なり ます。

• SD-SDI の場合 : 多重化 Y/CB/CR コンポーネン ト

• HD-SDI の場合 : Y コンポーネン ト

• 3G-SDI level A : データ ス ト リーム 1

• 3G-SDI level B-DL : リ ンク A のデータ ス ト リーム 1

• 3G-SDI level B-DS : HD-SDI 信号 1 の Y コンポーネン ト

rx_ds2a 出力 10 回復された SDI データ ス ト リーム 2 がこのポートに出力され

ます。 このデータ ス ト リームの内容は、 SDI モードによって

異なり ます。

• SD-SDI の場合 : 使用しない

• HD-SDI の場合 : インターリーブされた CB および CR コン

ポーネン ト

• 3G-SDI level A : データ ス ト リーム 2

• 3G-SDI level B-DL : リ ンク A のデータ ス ト リーム 2

• 3G-SDI level B-DS : HD-SDI 信号 1 のインターリーブされ

た CB および CR コンポーネン ト

rx_eav 出力 1 データ ス ト リーム出力ポートに EAV の XYZ ワードが現れる

と、この出力が 1 ビデオ サンプル周期間 High にアサート され

ます。

rx_sav 出力 1 データ ス ト リーム出力ポートに SAV の XYZ ワードが現れる

と、この出力が 1 ビデオ サンプル周期間 High にアサート され

ます。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

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rx_trs 出力 1 連続して 4 ビデオ サンプル周期間 High にアサート され、EAVまたは SAV の 4 ワードすべてがデータ ス ト リーム ポートに

出力されます。

rx_line_b 出力 11 3G-SDI level B の場合のみ有効で、 出力値は、 リ ンク B また

は HD-SDI 信号 2 の Y データ ス ト リームのライン番号です。

インターフェイスのラ イン番号が画像のラ イン番号と同じで

ない場合は、このポートの出力値は常にインターフェイスのラ

イン番号とな り ます (画像のライン番号ではない)。

rx_dout_rdy_3G 出力 1 3G-SDI level B モードの場合、出力データ レートは 74.25MHzですが、 rx_usrclk 周波数は 148.5MHz です。 こ の出力は、

3G-SDI level B モードで rx_usrclk の 1 サイクルおきにアサー

ト されます。この出力が High のと きにデータ ス ト リームとビ

デオ タイ ミ ング出力が有効になり ます。 その他の SDI モード

の場合は常に High に設定され、ダウンス ト リーム モジュール

用のクロ ッ ク イネーブルと して利用できます。

rx_crc_err_b 出力 1 3G-SDI level B モードでのみ有効な CRC エラー インジケー

ターです。3G-SDI B-DL 信号のリ ンク B および 3G-SDI levelB-DS 信号の HD-SDI 信号 2 で CRC エラーが検出されたこ と

を示します。

rx_crc_err_a 信号と同じタイ ミ ングです。

rx_ds1b 出力 10 3G-SDI level B モードの場合のみ有効です。このポートに出力

されるデータ ス ト リームは次のとおりです。

• 3G-SDI level B-DL : リ ンク B のデータ ス ト リーム 1

• 3G-SDI level B-DS : HD-SDI 信号 2 の Y コンポーネン ト

rx_ds2b 出力 10 3G-SDI level B モードの場合のみ有効です。このポートに出力

されるデータ ス ト リームは次のとおりです。

• 3G-SDI level B-DL : リ ンク B のデータ ス ト リーム 2

• 3G-SDI level B-DS : HD-SDI 信号 2 のインターリーブされ

た CB および CR コンポーネン ト

rx_edh_errcnt_en 入力 16 EDH カウンターをインク リ メ ン トする EDH エラー条件を制

御します。 詳細は、 表 6 を参照して ください。

rx_edh_clr_errcnt 入力 1 この入力が High に遷移する と EDH エラー カウンターがク リ

アされます。 EDH エラー カウンターは、 x_edh_clr_errcnt とrx_ce_sd の両方が High の場合に rx_usrclk の立ち上がりエッ

ジでク リ アされます。

rx_edh_ap 出力 1 前のフ ィールド用に計算されたアクテ ィブ画像 CRC が EDHパケ ッ ト の AP CRC 値と一致していない場合に High にア

サート されます。

rx_edh_ff 出力 1 前のフ ィールド用に計算されたフル フ ィールド CRC が EDHパケ ッ ト の AP CRC 値と一致していない場合に High にア

サート されます。

rx_edh_anc 出力 1 補助データ パケ ッ ト チェ ッ クサム エラーが検出される と

High にアサート されます。

rx_edh_ap_flags 出力 5 このポートには、 最も間近に受信した EDH パケッ トからのア

クテ ィブ画像エラー フラグ ビッ ト が出力されます。 詳細は、

表 7 を参照してください。

rx_edh_ff_flags 出力 5 このポートには、 最も間近に受信した EDH パケッ トからのフ

ル フ ィールド エラー フラグ ビッ トが出力されます。 詳細は、

表 7 を参照してください。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

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rx_edh_anc_flags 出力 5 このポートには、 最も間近に受信した EDH パケッ トからの補

助エラー フラグ ビッ トが出力されます。詳細は、表 7 を参照

して ください。

rx_edh_packet_flags 出力 4 このポートには、 最も間近に受信した EDH パケッ トに関連す

る 4 つのエラー フラグが出力されます。 詳細は、 表 8 を参照

して ください。

rx_edh_errcnt 出力 16 SD-SDI EDH エラー カウンターです。 rx_edh_err_en ポート

によって有効になったエラー条件が生じる と、各フ ィールドを

1 回インク リ メン ト します。

rx_pllrange 入力 1 GTX RX へ基準クロ ッ クを供給している PLL の動作範囲を指

定します。CPLL に対しては、常に 0 の必要があ り ます。QPLLに対しては、 低い QPLL 動作範囲には 0 を、 高い QPLL 動作

範囲には 1 を指定します。 低い QPLL 動作範囲は、 通常 SDIアプリ ケーシ ョ ンに使用されます。

送信ポート

tx_rst 入力 1 非同期のリセッ ト入力です。 High に遷移する と、 送信部分が

リセッ ト されます。 ト ランス ミ ッ ターを完全にリセッ トするに

は、tx_rst が High のと きに tx_ce と tx_din_rdy の両方を Highにします。

tx_usrclk 入力 1 SDI ト ランス ミ ッ ターのデータパスへクロ ッ クを供給します。

GTX ラ ッパーの TXUSRCLK ポート を駆動しているクロ ッ ク

ソース と同じ ク ロ ッ ク ソースへ接続します。 HD-SDI モード

の場合の周波数は 74.25MHz または 74.25/1.001MHz、3G-SDI および SD-SDI モードの周波数は 148.5MHz または

148.5/1.001MHz にします。 SD-SDI モードの場合、 tx_usrclk周波数と tx_ce の組み合わせで 27MHz データ レート を得る

必要があ り ます。 名前の先頭に rx_ がある SDI ラ ッパーのす

べての入力および出力は、 このクロ ッ ク と同期しています。

tx_ce 入力 3 tx_usrclk 周波数と tx_ce の組み合わせによって、 現在の SDIモードのワード レート (ビデオ サンプル レート とは限らない)で SDI コアの ト ランス ミ ッ ター データパスへクロ ッ クが供給

されます。 3G-SDI モード の場合は 148.5 または

148.5/1.001MHz、 HD-SDI モード の場合は 74.25 または

74.25/1.001MHz、 SD-SDI モードの場合は 27MHz とな り ま

す。

HD-SDI および 3G-SDI モードの場合は常に High にな り ま

す。 SD-SDI モードの場合は必ず 5/6/5/6 という ク ロ ッ ク サイ

クル リ ズムで 27MHz でアサート される必要があ り ます。

このポートの 3 つのビッ トには、3 つの同じクロ ッ ク イネーブ

ル信号の複製を供給する必要があ り ます。これらの 3 つの入力

ビッ トは、 タイ ミ ングを容易に満たすために供給されます。 こ

れらの入力がすべて同じフ リ ップフ リ ップで駆動される場合

は、1 つのクロ ッ ク イネーブル信号にかかる負荷が大きすぎる

ため、 タイ ミ ングを満たすこ とができない可能性があ り ます。

このよ うな場合は、複数のフ リ ップフロ ップを使用してクロ ッ

ク イネーブル信号の複製を作成し、それぞれが tx_ce 入力ポー

トの異なるビッ ト を駆動するよ うにします。

tx_din_rdy 入力 1 SD-SDI、HD-SDI、および level A 3G-SDI の場合は、常に Highを維持します。level B 3G-SDI モードの場合は、1 ク ロ ッ ク サイクルおきにアサート される必要があ り ます。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

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tx_mode 入力 2 SDI ト ランス ミ ッ ターのモードを選択します。

• 00 = HD-SDI (デュアル リ ンク HD-SDI を含む)• 01 = SD-SDI

• 10 = 3G-SDI

• 11 = 無効

tx_level_b_3G 入力 1 3G-SDI モードの場合、この入力でモジュールを level A (Low)または level B (High) のいずれにコンフ ィギュレーシ ョ ンすべ

きかを指定します。

tx_m 入力 1 GTX XT で利用される PLL ク ロ ッ クの選択に使用します。 こ

の入力は、 GTX TX PLL ク ロ ッ ク セレク ト MUX を変更する

ために、 SDI ラ ッパーの gtx_txsysclksel 出力ポート を変更さ

せます。通常、tx_m = Low は 1/1.000 ビッ ト レート を選択し、

tx_m=High は 1/1.001 ビ ッ ト レー ト を選択します。 詳細は、

11 ページの 「TX ク ロ ッ ク ソースの動的な切り換え」 を参照

して ください。

tx_insert_crc 入力 1 この入力が High の場合、 HD-SDI および 3G-SDI モードで

SDI TX が各ビデオ ラ インに CRC 値を生成して挿入します。

Low の場合は、 CRC 値の生成および挿入は行われません。

SD-SDI モードでは、 この入力は無視されます。 CRC 値は、

HD-SDI 規格と 3G-SDI 規格の両方で必要です。 SDI TX 入力

ポートに入るデータ ス ト リームには CRC 値がないため、この

入力は High にアサート される必要があ り ます。 SDI TX 入力

ポートに入るデータ ス ト リームには、すでに CRC 値が含まれ

ているため、 tx_insert_crc が High にアサート される と、 既存

の CRC 値が新たに計算された CRC 値で上書きされます。

tx_insert_ln 入力 1 この入力が High の場合、 ト ランス ミ ッ ターが各ビデオ ライン

の EAV の後にライン番号ワードを挿入します。ラ イン番号は、

tx_line_a および tx_line_b 入力ポー ト に供給されます。

SD-SDI モードの場合、 この入力は無視されます。 ライン番号

は、 HD-SDI 規格と 3G-SDI 規格の両方で必要です。 SDI TX入力ポートに入るデータ ス ト リームにライン番号 ワードが含

まれていない場合は、 この入力をアサート して tx_line_a およ

び tx_line_b ポートに有効なライン番号を供給します。SDI TX入力ポート に入るデータ ス ト リームにすでにライン番号が含

まれている場合は、 tx_insert_ln が High のと きに既存のラ イ

ン番号が上書きされます。

tx_insert_edh 入力 1 この入力が High の場合、 SD-SDI モードで ト ランス ミ ッ ター

がすべてのフ ィールドに EDH パケッ ト を挿入します。Low の場合は EDH パケ ッ ト は挿入されません。 HD-SDI および

3G-SDI モードでは、 この入力は無視されます。 EDH パケッ

トはオプシ ョ ンですが、 SD-SDI モードでは一般に使用されま

す。HD-SDI および 3G-SDI モードで使用されるこ とはあ り ま

せん。 SDI TX へ入る SD-SDI データ ス ト リ ームにすでに

EDH パケッ ト が含まれている場合は、 tx_insert_edh が Highのと きに新しいパケッ トで上書きされます。

tx_insert_vpid 入力 1 この入力が High の場合、 SMPTE ST 352 [参照 7] パケッ トが

データ ス ト リーム内に挿入されます。 Low の場合は、 パケッ

トは挿入されません。3G-SDI およびデュアル リ ンク HD-SDIモードでは、 ST 352 パケッ トが必ず必要ですが、 HD-SDI および SD-SDI モードではオプシ ョ ンです。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 36

tx_overwrite_vpid 入力 1 この入力が High で tx_insert_vpid が High の場合、 データ スト リーム内にすでに存在する SMPTE ST 352 [参照 7] パケッ

ト が新しい ST 352 パケッ ト で上書き されます。 Low の場合

は、既存の ST 352 パケッ トは上書きされません。3G-SDI levelB インターフェイスで ST 372 [参照 12] デュアル リ ンク デー

タ ス ト リームを伝送する場合、 インターフェイスは HD-SDIモードではな く 3G-SDI であるこ とを示すため、 データ ス ト

リーム内にすでに含まれている ST 352 パケッ トが更新される

必要があ り ます。

tx_video_a_y_in 入力 10 SDI TX へ入る SDI データ ス ト リーム AY 入力です。このポー

トのデータは、 SDI モードに依存します。

• SD-SDI : 多重化 Y/C データ ス ト リーム

• HD-SDI : Y コンポーネン ト

• 3G-SDI level A : データ ス ト リーム 1

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL : リ ンク A のデータ ス ト リーム 1

• 3G-SDI level B-DS : HD-SDI 信号 1 の Y コンポーネン ト

tx_video_a_c_in 入力 10 SDI TX へ入る SDI データ ス ト リーム AC 入力です。このポー

トのデータは、 SDI モードに依存します。

• SD-SDI : 未使用

• HD-SDI : インターリーブされた CB および CR コンポーネ

ン ト

• 3G-SDI level A : データ ス ト リーム 2

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL :リ ンク A のデータ ス ト リーム 2

• 3G-SDI level B-DS : HD-SDI 信号 1 のインターリーブされ

た CB および CR コンポーネン ト

tx_video_ b_y_in 入力 10 SDI TX へ入る SDI データ ス ト リーム B Y 入力です。このポー

トのデータ ス ト リームは、 SDI モードに依存します。

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL : リ ンク B のデータ ス ト リーム 1

• 3G-SDI level B-DS : HD-SDI 信号 2 の Y コンポーネン ト

その他の SDI モードの場合、 この入力ポートは未使用です。

tx_video_b_c_in 入力 10 SDI TX へ入る SDI データ ス ト リーム B C 入力です。このポー

トのデータ ス ト リームは、 SDI モードに依存します。

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL :リ ンク B のデータ ス ト リーム 2

• 3G-SDI level B-DS : HD-SDI 信号 2 のインターリーブされ

た CB および CR コンポーネン ト

その他の SDI モードの場合、 この入力ポートは未使用です。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 37

tx_line_a 入力 11 ST 352 [参照 7] VPID パケッ トの挿入が有効 (tx_insert_vpid =High) の場合、 または HD-SDI および 3G-SDI ライン番号の挿

入が有効 (tx_insert_ln = High) の場合は、 このポート を介して

モジュールへ現在のラ イン番号が提供されなければな り ませ

ん。

SD-SDI は 10 ビ ッ ト のラ イ ン番号のみを使用する ため、

SD-SDI モードで ST 352 VPID パケッ トの挿入が有効の場合

は、 このポートのビッ ト 10 が 0 になり ます。 ラ イン番号の挿

入は、 SD-SDI モードでは実行されないため、 SD-SDI モード

の場合、 このポートは ST 352 VPID パケッ トの挿入のためだ

けに使用されます。

ラ イン番号は、 HANC スペースの開始よ り少な く と も 1 クロ ッ ク サイ クル前に有効 (EAV の XYZ ワードで) の必要があ

り、 HANC 中は有効に保持する必要があ り ます。

この入力は、 SD-SDI、 HD-SDI、 および 3G-SDI level A モー

ドで使用される唯一のラ イン番号入力です。 3G-SDI level Bモードの場合は、 も う 1 つのライン番号入力ポート tx_line_bがあ り ます。

画像ライン番号と伝送ラ イン番号が異なるビデオ フォーマッ

トの場合、このポートに供給される値は必ず伝送ライン番号と

な り ます。

tx_line_b 入力 11 3G-SDI level B モードでのみ使用される 2 つ目のライン番号

入力ポートです。この追加のライン番号ポート を使用するこ と

によって、 level B-DS モードの場合に 2 つの異なる HD-SDI信号を垂直非同期させるこ とができます。 3G-SDI level B-DLまたは B-DS のいずれかを使用する場合、このポートには有効

なラ イン番号入力が与えられなければな り ません。 3G-SDIlevel B-DL モードの場合、 この入力ポー ト の値は tx_line_aポー ト の値と一致する必要があ り ます。 この入力ポー ト は、

tx_line_a と同じタイ ミ ングで、 異なる要件があ り ます。

tx_vpid_byte1 入力 8 このポー ト の値は、 ST 352 パケッ ト [参照 7] の最初のユー

ザー データ ワード と して挿入されます。ST 352 パケッ トが挿

入または上書きされる場合、 ST 352 パケッ ト を含めるライン

の HANC インターバル中、 この値は常に有効の必要があ り ま

す。

tx_vpid_byte2 入力 8 このポートの値は、 ST 352 パケッ ト [参照 7] の 2 番目のユー

ザー データ ワード と して挿入されます。ST 352 パケッ トが挿

入または上書きされる場合、 ST 352 パケッ ト を含めるライン

の HANC インターバル中、 この値は常に有効の必要があ り ま

す。

tx_vpid_byte3 入力 8 このポートの値は、 ST 352 パケッ ト [参照 7] の 3 番目のユー

ザー データ ワード と して挿入されます。ST 352 パケッ トが挿

入または上書きされる場合、 ST 352 パケッ ト を含めるライン

の HANC インターバル中、 この値は常に有効の必要があ り ま

す。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 38

tx_vpid_byte4a 入力 8 このポートの値は、 ST 352 パケッ ト [参照 7] の 4 番目のユー

ザー データ ワー ド と し て挿入されます。 こ のワー ド は、

SD-SDI、 HD-SDI、および 3G-SDI level A のデータ ス ト リー

ムに挿入される ST 352 パケ ッ ト に対し て使用されます。

3G-SDI level B およびデュアル リ ン ク HD-SDI モードの場

合、 この値はリ ンク A のデータ ス ト リーム 1 へのみ挿入され

る ST 352 パケッ トに使用されます。ST 352 パケッ トが挿入ま

たは上書き される場合、 ST 352 パケ ッ ト を含める ラ インの

HANC インターバル中、 この入力値は常に有効の必要があ り

ます。

リ ンク A と リ ンク B のバイ ト 4 には、 異なる値が可能です (このバイ トは、 リ ンク A と リ ンク B で異なる リ ンク ID ビッ

ト を持つため)。

tx_vpid_byte4b 入力 8 このポー ト の値は、 3G-SDI level B およびデュアル リ ン ク

HD-SDI モードの場合、 リ ンク B のデータ ス ト リーム 1 に挿

入される ST 352 パケッ ト [参照 7] の 4 つ目のユーザー データ

ワード と して挿入されます。この入力値は、SD-SDI、HD-SDI、または 3G-SDI level A モードには使用されません。ST 352 パケッ トが挿入または上書きされる場合、 ST 352 パケッ ト を含

めるラインの HANC インターバル中、 この入力値は常に有効

の必要があ り ます。

tx_vpid_line_f1 入力 11 ST 352 パケッ ト [参照 7] は、 この入力ポートで指定したライ

ン番号の HANC スペースに挿入されます。 インターレースさ

れたビデオの場合、この入力ポートはフ ィールド 1 のライン番

号を指定します。 プログレッシブ ビデオの場合、 この入力は

パケッ ト が挿入されるフレーム内のラ インのみ指定し ます。

HANC インターバル中、 この入力値は常に有効の必要があ り

ます。tx_insert_vpid が Low の場合、この入力は無視されます。

tx_vpid_line_f2 入力 11 インターレースされたビデオの場合、 この値が示すフィールド

2 のライン番号に ST 352 パケッ ト [参照 7] が挿入されます。プ

ログレッシブ ビデオの場合、この入力ポートで指定したライン

への ST 352 パケッ ト の挿入は、 tx_vpid_line_f2_en ポート を

Low に保持して無効にする必要があ り ます。 HANC インター

バ ル 中、 こ の 入 力 値 は 常 に 有 効 の 必 要 が あ り ま す。

tx_insert_vpid または tx_vpid_line_f2_en のいずれかが Low の場合、 この入力は無視されます。

tx_vpid_line_f2_en 入力 1 この入力は、tx_vpid_line_f2 で指定したラインへの ST 352 パケッ ト [参照 7] の挿入を制御します。 インターレース された

ビデオの場合、 この入力は High にします。 プログレッシブビ

デオの場合、 この入力は Low にします。 インターレース伝送

でプログレッシブ ビデオが伝送される場合 (例： 3G-SDI levelB-DL またはデュアル リ ンク HD-SDI のいずれかで伝送され

る 1080p 60Hz)、 ST 352 パケッ ト [参照 7] は、 インターレー

ス伝送の両フ ィールドに挿入されなければな り ません。 した

がって、 このよ うな場合には tx_vpid_line_f2_en 入力は Highの必要があ り ます。 HANC インターバル中、 この入力値は常

に有効の必要があ り ます。 tx_insert_vpid が Low の場合、 この

入力は無視されます。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 39

tx_ds1a_out 出力 10 リ ンク A データ ス ト リーム 1 の出力です。 このポートのデー

タ ス ト リ ーム出力は、 ST 352 パケ ッ ト 挿入モジュール [参照 7] から送信されます。 アプ リ ケーシ ョ ンが補助データ パケッ ト を挿入する必要がある場合は、 ST 352 パケッ ト がデー

タ ス ト リーム内にすでに挿入されるよ うに、このポートのデー

タ ス ト リーム出力にそれらを挿入します。 アプ リ ケーシ ョ ン

によ る補助データの挿入が完了したデータ ス ト リ ームは、

tx_ds1a_in ポートへ送られます。

このポートのデータは、 SDI モードに依存します。

• SD-SDI : インターリーブされた Y/C データ ス ト リーム

• HD-SDI : Y コンポーネン ト

• 3G-SDI level A : データ ス ト リーム 1

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL :リ ンク A のデータ ス ト リーム 1

• 3G-SDI level B-DS : HD-SDI 信号 1 の Y コンポーネン ト

tx_ds2a_out 出力 10 リ ンク A データ ス ト リーム 2 の出力です。 このポートに出力

されるデータ ス ト リームは、 ST 352 パケッ ト挿入モジュール

[参照 7] から取得します。 アプ リ ケーシ ョ ンが補助データ パケッ ト を挿入する必要がある場合は、 ST 352 パケッ ト がデー

タ ス ト リーム内にすでに挿入されるよ うに、このポートのデー

タ ス ト リーム出力にそれらを挿入します。 アプ リ ケーシ ョ ン

によ る補助データの挿入が完了したデータ ス ト リ ームは、

tx_ds2a_in ポートへ送られます。

このポートのデータは、 SDI モードに依存します。

• HD-SDI : インターリーブされた CB/CR コンポーネン ト

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL :リ ンク A のデータ ス ト リーム 2

• 3G-SDI level B-DS : HD-SDI 信号 1 のインターリーブされ

た CB/CR コンポーネン ト データ ス ト リーム

tx_ds1b_out 出力 10 リ ンク B データ ス ト リーム 1 の出力です。 このポートに出力

されるデータ ス ト リームは、 ST 352 パケッ ト挿入モジュール

[参照 7] から取得します。 アプ リ ケーシ ョ ンが補助データ パケッ ト を挿入する必要がある場合は、 ST 352 パケッ ト がデー

タ ス ト リーム内にすでに挿入されるよ うに、このポートのデー

タ ス ト リーム出力にそれらを挿入します。 アプ リ ケーシ ョ ン

によ る補助データの挿入が完了したデータ ス ト リ ームは、

tx_ds1b_in ポートへ送られます。

このポートのデータは、 SDI モードに依存します。

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL の場合 : リ ンク B のデータ ス ト リーム 1

• 3G-SDI level B-DS : HD-SDI 信号 2 の Y コンポーネン ト

その他の SDI モードの場合、 この出力ポートは未使用とな り

ます。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 40

tx_ds2b_out 出力 10 リ ンク B データ ス ト リーム 2 の出力です。 このポートに出力

されるデータ ス ト リームは、 ST 352 パケッ ト挿入モジュール

から取得します [参照 7]。 アプ リ ケーシ ョ ンが補助データ パケッ ト を挿入する必要がある場合は、 ST 352 パケッ ト がデー

タ ス ト リーム内にすでに挿入されるよ うに、このポートのデー

タ ス ト リーム出力にそれらを挿入します。 アプ リ ケーシ ョ ン

によ る補助データの挿入が完了したデータ ス ト リ ームは、

tx_ds2b_in ポートへ送られます。

• デュアル リ ンク HD-SDI またはデュアル リ ンク HD-SDI を伝搬する 3G-SDI level B : リ ンク B のデータ ス ト リーム 2

• デュアル HD-SDI 信号を伝搬する 3G-SDI level B : HD-SDI 信号 2 のインターリーブされた CB/CR コンポー

ネン ト

その他の SDI モードの場合、 この入力ポートは未使用とな り

ます。

tx_use_dsin 入力 1 この入力は、 SDI TX から送られるデータ ス ト リームのソー

スを制御します。 この入力が High の場合、送信されるデータ

ス ト リームのソースは tx_ds1a_in、 tx_ds2a_in、 tx_ds1b_in、および tx_ds2b_in です。 この入力が Low の場合、 送信され

るデータ ス ト リームのソースはコア内部とな り、 ST 352 パケッ ト インサーターから直接送信されます [参照 7]。 アプ リ

ケーシ ョ ンが補助データ を挿入する必要があ る場合は、

tx_use_dsin ポート を High に設定する と、 アプ リ ケーシ ョ ン

はデータ ス ト リームを変更でき、 変更したデータ ス ト リーム

を ト ランス ミ ッ ターの tx_dsxx_in ポートへ渡すこ とができま

す。 補助データの挿入が不要な場合は、 tx_use_dsin 入力を

Low に設定する と、 tx_dsxx_in ポートは無視されます。

tx_ds1a_in 入力 10 リ ンク A データ ス ト リーム 1 の入力です。tx_use_dsin が Lowの場合、 このポートは無視されます。 tx_use_dsin が High の場合、 送信されるデータ ス ト リームがこのポートに供給され

ます。 この入力ポートに供給されるデータ ス ト リームは、 SDIモードに依存します。

• SD-SDI : インターリーブされた Y/C データ ス ト リーム

• HD-SDI : Y コンポーネン ト

• 3G-SDI level A : データ ス ト リーム 1

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL :リ ンク A のデータ ス ト リーム 1

• 3G-SDI level B-DS: HD-SDI 信号 1 の Y コンポーネン ト

tx_ds2a_in 入力 10 リ ンク A データ ス ト リーム 2 の入力です。tx_use_dsin が Lowの場合、 このポートは無視されます。 tx_use_dsin が High の場合、 送信されるデータ ス ト リームがこのポートに供給され

ます。 この入力ポートに供給されるデータ ス ト リームは、 SDIモードに依存します。

• HD-SDI : インターリーブされた CB/CR コンポーネン ト

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL :リ ンク A のデータ ス ト リーム 2

3G-SDI level B-DS : HD-SDI 信号 1 のインターリーブされた

CB/CR コンポーネン ト データ ス ト リーム

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 41

tx_ds1b_in 入力 10 リ ンク B データ ス ト リーム 1 の入力です。tx_use_dsin が Lowの場合、 このポートは無視されます。 tx_use_dsin が High の場合、 送信されるデータ ス ト リームがこのポートに供給され

ます。 この入力ポートに供給されるデータ ス ト リームは、 SDIモードに依存します。

• デュアル リ ンク HD-SDI または 3G-SDI level B-DL :リ ンク B のデータ ス ト リーム 1

• 3G-SDI level B-DS : HD-SDI 信号 2 の Y コンポーネン ト

その他の SDI モードの場合、 この入力ポートは未使用です。

tx_ds2b_in 入力 10 リ ンク B データ ス ト リーム 2 の入力です。tx_use_dsin が Lowの場合、 このポートは無視されます。 tx_use_dsin が High の場合、 送信されるデータ ス ト リームがこのポートに供給され

ます。 この入力ポートに供給されるデータ ス ト リームは、 SDIモードに依存します。

• デュアル リ ンク HD-SDI またはデュアル リ ンク HD-SDI を伝搬する 3G-SDI level B : リ ンク B のデータ ス ト リーム 2

• デュアル HD-SDI 信号を伝搬する 3G-SDI level B : HD-SDI 信号 2 のインターリーブされた CB/CR コンポー

ネン ト

その他の SDI モードの場合、 この入力ポートは未使用です。

tx_ce_align_err 出力 1 この出力は、SD-SDI モードの場合に tx_ce ク ロ ッ ク イネーブ

ル入力の 5/6/5/6 ク ロ ッ ク サイ クル リ ズムに問題があるこ と

を示します。 SD-SDI モードでは、 tx_ce 信号は一定の 5/6/5/6ク ロ ッ ク サイ クル リ ズムに従う必要があ り ます。 この リ ズム

から外れる と、SD-SDI ビッ ト ス ト リームが不正に生成されて

しまいます。 この リズムが正し くない場合は、 tx_ce_align_err信号が High に遷移します。 この出力は SD-SDI モードでのみ

有効です。

tx_slew 出力 1 外部 SDI ケーブル イコライザーのスルー レート信号を制御す

るための信号です。 TX のモードが SD-SDI の場合に High とな り ます。 その他のモードでは Low になり ます。

tx_pllrange 入力 1 GTX TX へ基準クロ ッ クを供給している PLL の動作範囲を指

定します。CPLL に対しては、 この入力は常に 0 の必要があ り

ます。 QPLL に対しては、 低い QPLL 動作範囲には 0 を、 高

い QPLL 動作範囲には 1 を指定します。 低い QPLL 動作範囲

は、 通常 SDI アプリ ケーシ ョ ンに使用されます。

GTX RX へ接続するポート

gtx_rxdata 入力 20 GTX ト ランシーバーの RXDATA ポートへ接続されます。

gtx_rxpllreset 入力 1 GTX RX へクロ ッ クを供給する PLL のリセッ ト信号で、GTXト ランシーバーの QPLLRESET または CPLLRESET のいず

れかへ接続されます。

gtx_rxplllock 入力 1 GTX RX へク ロ ッ クを供給する PLL のロ ッ ク信号で、 GTXラ ッパーの QPLLLOCK または CPLLLOCK のいずれかへ接

続されます。

gtx_rxresetdone 入力 1 GTX ト ランシーバーの RXRESETDONE ポー トへ接続され

ます。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 42

gtx_gtrxreset 出力 1 GTX ト ランシーバーの GTRXRESET ポートへ接続されます。

gtx_rxuserrdy 出力 1 GTX ト ランシーバーの RXUSERRDY ポートへ接続されます。

gtx_rxrate 出力 3 GTX ト ランシーバーの RXRATE ポートへ接続されます。

gtx_rxcdrhold 出力 1 GTX ト ランシーバーの RXCDRHOLD ポートへ接続されます。

gtx_drpclk 入力 1 GTX ト ランシーバーの DRPCLK ポート を駆動するク ロ ッ ク

へ接続されます。

gtx_drprdy 入力 1 GTX ト ランシーバーの DRPRDY ポートへ接続されます。

gtx_drpaddr 出力 10 GTX ト ランシーバーの DRPADDR ポートへ接続されます。

gtx_drpdi 出力 16 GTX ト ランシーバーの DRPDI ポートへ接続されます。

gtx_drpen 出力 1 GTX ト ランシーバーの DRPEN ポートへ接続されます。

gtx_drpwe 出力 1 GTX ト ランシーバーの DRPWE ポートへ接続されます。

GTX TX へ接続するポート

gtx_txdata 出力 20 GTX ト ランシーバーの TXDATA ポートへ接続されます。

gtx_txpllreset 入力 1 GTX TX へクロ ッ クを供給する PLL のリセッ ト信号 (GTX トランシーバーの QPLLRESET または CPLLRESET のいずれ

か) へ接続されます。 GTX TX が QPLL と CPLL 間を動的に

切 り 換え る こ と ができ る場合は、 PLL (QPLLRESET と

CPLLRESET のいずれか) がリセッ ト される と きに、 このポー

ト を駆動する信号が High にアサー ト されなければな り ませ

ん。

gtx_txplllock 入力 1 GTX ＴX へクロ ッ クを供給する PLL のロ ッ ク信号で、 GTXラ ッパーの QPLLLOCK または CPLLLOCK のいずれかへ接

続されます。GTX TX が QPLL と CPLL 間を動的に切り換え

る こ とができる場合は、QPLL と CPLL の両方 (QPLLLOCKと CPLLLOCK の両方) がロ ッ ク される と きに、このポート を

駆動する信号が High にアサート されなければな り ません。

gtx_gttxreset 出力 1 GTX ト ランシーバーの GTTXRESET ポートへ接続されます。

gtx_txuserrdy 出力 1 GTX ト ランシーバーの TXUSERRDY ポートへ接続されます。

gtx_txpmareset 出力 1 GTX ト ランシーバーの TXPMARESET ポートへ接続されま

す。

gtx_txrate 出力 3 GTX ト ランシーバーの TXRATE ポートへ接続されます。

gtx_txsysclksel 出力 2 GTX TX のクロ ッ ク ソースは、 QPLL と CPLL 間を動的に切

り換えられる必要があるため、 このポートは GTX ト ランシー

バーの TXSYSCLKSEL ポートへ接続されます。

表 1 : SDI ラッパーのポート リス ト (続き)

ポート名 I/O 幅 説明

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 43

表 2 に、 SDI ラ ッパーの Verilog バージ ョ ンへ適用できるパラ メーターを示します。 表 3 に、 SDI ラ ッ

パーの VHDL バージ ョ ンへ適用できるパラ メーターを示します。

ビデオ伝送検出ポート

SDI コアの RX 部分には SDI 転送フォーマッ ト検出回路があ り ます。 この回路では、 SDI データ ス ト

リームにおけるビデオ転送のタイ ミ ングを分析し、受信しているビデオ フォーマッ ト を判断します。 こ

の回路の動作は、 ST 352 ペイロード ID パケッ ト [参照 7] の有無に依存しません。 この回路は、 画像

フォーマッ トではなく転送フォーマッ ト を判断します。 これらは通常は同じですが、 必ずしもそ う とは

限り ません。 たとえば、 3G-SDI level B-DL で 1080p 50Hz のビデオ転送が行われる場合、 実際のビデ

オ転送は 1080i 50Hz とな り ます (転送はインターレース方式で、 画像はプログレッシブ方式)。

表 2 : SDI ラッパーの Verilog パラメーター リス ト

名称 タイプ デフォルト 説明

FXDCLK_FREQ 整数 27000000 GTX ラ ッパーの clk ポー ト の固定周波数を

指定 (Hz) します。このクロ ッ クの公称周波数

は、 タイ ミ ングを満たすため、 このク ロ ッ ク

に依存する制御モジュールが正し く動作する

よ うに適切に指定しますす。

TXPMARESETDLY_MSB 整数 15 TXPMARESET 遅延カウンターの MSB を指定します。詳細は、7 ページの 「 ト ランシー

バー リセッ ト 」 を参照して ください。

PLLLOCKDLY 整数 4 PLL ロ ッ ク遅延カウンターの幅を指定しま

す。 詳細は、 7 ページの 「 ト ランシーバー リセッ ト 」 を参照してください。

TXSYSCLKSEL_M_0 2 ビッ ト値 2’b11 tx_m が Low のと きに、 gtx_txsysclksel ポー

トに出力される値を指定します。

TXSYSCLKSEL_M_1 2 ビッ ト値 2’b00 tx_m が High のと きに、gtx_txsysclksel ポー

トに出力される値を指定します。

表 3 : SDI ラッパーの VHDL ジェネリ ック リス ト

名称 タイプ デフォルト 説明

FXDCLK_FREQ 整数 27000000 GTX ラ ッパーの clk ポートの固定周波

数を指定 (Hz) します。 このクロ ッ クの

公称周波数は、 タ イ ミ ングを満たすた

め、 こ の ク ロ ッ ク に依存する制御モ

ジュールが正し く動作するよ うに適切

に指定します。

TXPMARESETDLY_MSB 整数 15 TXPMARESET 遅延カ ウ ン ターの

MSB を指定します。 詳細は、 7 ページ

の 「 ト ランシーバー リ セッ ト 」 を参照

して ください。

PLLLOCKDLY 整数 4 PLL ロ ッ ク遅延カウンターの幅を指定

し ます。 詳細は、 7 ページの 「 ト ラ ン

シーバー リ セッ ト 」 を参照して くださ

い。

TXSYSCLKSEL_M_0 std_logic_vector(1 ～ 0)

11 tx_m が Low のと きに、gtx_txsysclkselポートに出力される値を指定します。

TXSYSCLKSEL_M_1 std_logic_vector(1 ～ 0)

00 tx_m が High のと きに、gtx_txsysclkselポートに出力される値を指定します。

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 44

rx_t_family 出力ポートでは、SDI 信号の転送におけるビデオ フォーマッ ト ファ ミ リ を示す 4 ビッ トの

コードを提供します。表 4 に、この出力ポートのエンコードを示します。また転送検出ユニッ トは、SDI転送の方式 (インターレースまたはプログレッシブ) も判断し、rx_t_scan 出力ポートへレポート します。

転送検出回路は、 SDI 信号の転送レート も判断します。 rx_t_rate ポートで転送フレーム レート を示し

ます (表 5)。 フレーム レートのエンコードは、 SMPTE ST 352 ビデオ ペイロード ID パケッ トの画像

レート フ ィールドで使用されるエンコード と同じです [参照 7]。 ただし、 rx_t_rate は、画像レートでは

な く、 転送フレーム レート を示します。 また、 rx_t_rate ポートの値は、 インターレース転送であって

も常にフレーム レート を示します。

SDI RX が SDI 信号にロッ ク した後、転送フォーマッ ト検出回路が転送フォーマッ ト を認識するまでに

は、 最大で 2 ビデオ フレーム必要です。

SD-SDI RX EDH プロセッサ

SDI レシーバーには、 SD-SDI モードでのレシーバー エラーを検出するために、 EDH プロセッサをオ

プシ ョ ンで含めるこ とができます。EDH プロセッサは、SD-SDI データ ス ト リーム内の EDH パケッ ト

をアップデート しません。 単にエラーをレポート し、 そして各 EDH パケッ ト からのエラー フラグを

キャプチャするだけです。

EDH プロセッサには、 エラーがあるフ ィールドの数をカウン トする 16 ビッ ト のカウンターがあ り ま

す。 現在のエラー数は、 SDI ラ ッパーの rx_edh_errcnt ポー ト に出力されます。 カ ウ ン ター値は、

rx_edh_clr_errcnt が High にアサート される と消去されます。 ユーザーは、 rx_edh_errcnt_en ポート を

使用し、 このカウンターでカウン ト されるエラーの種類を指定できます。 このポートには、 16 個の異な

るエラー タイプを有効/無効に設定するための 16 ビッ トがあ り ます。 High に設定されたビッ トに基づ

表 4 : rx_t_family のエンコード

rx_t_family 転送ビデオ フォーマッ ト アクテ ィブ ピクセル

0000 SMPTE ST 274 [参照 8] 1920 x 1080

0001 SMPTE ST 296 [参照 9] 1280 x 720

0010 SMPTE 2048-2 [参照 10] 2048 x 1080

0011 SMPTE 295 [参照 11] 1920 x 1080

1000 NTSC 720 x 486

1001 PAL 720 x 576

1111 不明

その他 予約ビッ ト

表 5 : rx_t_rate のエンコード

rx_t_rate フレーム レート

0000 なし

0010 23.98Hz

0011 24Hz

0100 47.95Hz

0101 25Hz

0110 29.97Hz

0111 30Hz

1000 48Hz

1001 50Hz

1010 59.94Hz

1011 60Hz

その他 予約ビッ ト

Kintex-7 FPGA に SDI インターフェイスを実装

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 45

いて、 対応するエラー タイプがカウンターでカウン ト されるよ うにな り ます。 Low に設定されたビッ

トは、 対応するエラー タイプを無効にします。 同じフ ィールドで複数のエラーが生じる場合、 EDH エラー カウンターは 1 つしかインク リ メン ト しません。表 6 に、rx_edh_errcnt_en ポートのビッ トのエン

コードを示します。

ANC エラーは補助データ パケッ ト内のエラーを示し、 FF エラーはフル フ ィールド (Full Field) CRCで検出されるエラーを示し、 また AP エラーはアクテ ィブ画像 (Active Picture) CRC で検出されるエ

ラーを示します。 EDH パケッ ト チェッ クサム エラーは、 EDH パケッ ト内でチェッ クサム エラーが生

じたこ とを示します。

ANC、 FF、 AP それぞれのエラー条件には、 5 つの個々のエラー フラグがあ り ます。 これらのフラグが

High にアサート されるこ とで、エラー条件を示します。 EDH パケッ トの EDH、 EDA、 IDH、 IDA、お

よび UES エラー フラグの詳細は、SMPTE の 『Error Detection Checkwords and Status Flags for Use inBit-Serial Digital Interfaces for Television』 (RP 165) [参照 13] を参照してください。

• EDH エラー : EDH プロセッサがフ ィールドで CRC エラー (ANC パケッ トのチェ ッ クサム エラー ) を検出する と、 このエラー条件が生じ ます。 た とえば、 FF EDH エラー フ ラグは、 フル

フ ィールド CRC でエラーが検出したこ とを示します。

• EDA エラー : 受信した EDH パケッ トの EDA または EDH フラグがアサート される と、 このエ

ラー条件が生じます。

• IDH エラー : このエラー条件は、 RX EDH プロセッサでサポート されていません。

• IDA エラー : 受信した EDH パケッ トの IDA または IDH フラグがアサート される と、 このエラー

条件が生じます。

• UES エラー : 受信した EDH パケッ トの UES フラグがアサート される と、 このエラー条件が生じ

ます。

エラー カウンターが有効の場合、これらがカウン ト される と同時に、検出された ANC EDH、AP EDH、

および FF EDH エラーも rx_edh_anc、 rx_edh_ap、 および rx_edh_ff ポー ト のそれぞれのアサート に

よって示されます。 つま り、 rx_edh_anc ポートは、 補助データ パケッ トにチェッ クサム エラーが検出

表 6 : rx_edh_errcnt_en のビッ ト

ビッ ト エラー

0 ANC EDH エラー

1 ANC EDA エラー

2 ANC IDH エラー

3 ANC IDA エラー

4 ANC UES エラー

5 FF EDH エラー

6 FF EDA エラー

7 FF IDH エラー

8 FF IDA エラー

9 FF UES エラー

10 AP EDH エラー

11 AP EDA エラー

12 AP IDH エラー

13 AP IDA エラー

14 AP UES エラー

15 EDH パケッ ト チェ ッ クサム

エラー

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 46

される とアサート されます。rx_edh_ap ポートは、計算されたアクティブ画像 CRC が EDH パケッ ト内

の AP CRC と一致していない場合にアサート されます。 そして、 rx_edh_ff ポートは、計算されたフル

フ ィールド CRC が EDH パケッ ト内の FF CRC と一致していない場合にアサート されます。

RX EDH プロセッサも、 EDH パケ ッ ト からの ANC、 AP、 および FF フ ラグを rx_edh_anc_flags、rx_edh_ap_flags、 および rx_edh_ff_flags ポートにそれぞれ出力します。 これらの出力ポートでは、 最

後に受信した EDH パケッ トで生じたフラグを正確に反映します。 したがって、 これらは、 エラー カウ

ンターをインク リ メン トするための検出されたエラーや rx_edh_anc、rx_edh_ap、および rx_edh_ff ポー

トの出力とは異な り ます。 たとえば、 rx_edh_ap_flags ポートの EDH フラグ (ビッ ト 0) は、 最後に受

信した EDH パケッ トで AP EDH フラグがセッ ト されたこ とを示しますが、rx_edh_ap ポートは、EDHプロセッサでローカルに計算されたアクティブ画像 CRC が EDH パケッ トの AP CRC と一致していな

いこ とを示します。 rx_edh_anc_flags、 rx_edh_ap_flags、 および rx_edh_ff_flags ポートは、 それぞれ

5 ビッ ト幅です。 これら 3 つすべてのポートのエンコードは同じです (表 7)。

また、 RX EDH プロセッサは、 EDH パケッ トのフォーマッ トやコンテンツに応じて 4 つのエラー フラ

グを生成します。 これらのエラー フラグは、 rx_edh_packet_flags ポートに出力されます。 表 8 に、 こ

のポートのエンコードを示します。

SDI のタイ ミング制約

SDI ラ ッパーおよび SMPTE SDI コアのタイ ミ ング制約の要件は比較的シンプルで、 クロ ッ クの周期に

のみ制約を適用する必要があ り ます。 こ こでい う ク ロ ッ ク と は、 SDI ラ ッパーの clk、 rx_usrclk、tx_usrclk、および gtx_drpclk ポートへ適用されるクロ ッ クです。 これらの制約の設定例は、 こ こで提供

する SDI アプリ ケーシ ョ ン例の制約ファイルを参照して ください。

SDI デモンストレーシ ョ ンの例

このアプ リ ケーシ ョ ン ノートでは、2 つの SDI デモンス ト レーシ ョ ン アプ リ ケーシ ョ ンを紹介します。

これらのデモンス ト レーシ ョ ンのソース コードは、 VHDL と Verilog の両方で提供しています。 生成

済みの FPGA コンフ ィギュレーシ ョ ン ファ イルも両言語で提供されており、ザイ リ ンクスの Kintex-7FPGA KC705 評価ボー ド にロー ド でき ます。 これら のデモン ス ト レーシ ョ ン を実行するには、

Inrevium 社製 TB-FMCH-3GSDI2A FMC が必要です。 これを KC705 ボードの HPC FMC コネク タ

へ接続するこ とで、SDI ケーブル ド ラ イバーと SDI ケーブル イコ ラ イザーが提供されます。またこの

FMC は、 GTX ト ランシーバーの基準クロ ッ ク と して使用される SDI 特有のクロ ッ ク ソースも提供し

ます。

表 7 : rx_edh_anc_flags、 rx_edh_ap_flags、 および rx_edh_ff_flags ポートのエンコード

ビッ ト フラグ

0 EDH

1 EDA

2 IDH

3 IDA

4 UES

表 8 : rx_edh_packet_flags ポートのエンコード

ビッ ト フラグ

0 EDH パケッ ト を確認できない

1 EDH パケッ トのユーザー データ ワードにパリティ エラーがある

2 EDH パケッ トにチェッ クサム エラーがある

3 EDH パケッ トにフォーマッ ト エラーがある (無効なデータ数など)

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 47

クワッ ド SDI デモンスト レーシ ョ ン

このデモ アプリ ケーシ ョ ンには、4 つの SDI RX インターフェイス と 4 つの SDI TX インターフェイス

があ り、 これらはすべて独立しています。

各 SDI TX は、 ビデオ パターン ジェネレーターで駆動されます。 各 SDI TX の SDI モード、 ビデオ

フォーマッ ト、 およびビデオ パターンは、 ChipScope™ Pro Analyzer の VIO ウ ィンド ウで個別に選択

できます。

各 SDI RX のステータスは、 ChipScope Pro Analyzer の VIO ウインド ウでモニターできます。 また、

各 SDI RX で受信したビデオ データは、ChipScope Pro Analyzer の ILA ウ ィ ンド ウに表示できます。

Inrevium 社製 SDI FMC には、 SDI インターフェイス用のコネクタが 6 つあ り ます。 CH0-RX および

CH0-TX と表示されたコネクタは、 Kintex-7 FPGA のクワッ ド 118 の GTX0 で使用されるコネクタで

す。 CH1-RX および CH1-TX と表示されたコネクタ、 同じ クワ ッ ドの GTX1 で使用されるコネクタで

す。 これらの ト ランシーバーには、 RX 側と TX 側で別々のコネクタがあるため、 受信と送信を同時に

行う こ とができます。クワ ッ ド 118 内のその他の 2 つのト ランシーバーは、Inrevium 社製 SDI FMC 上に 1 つのコネクタしかあ り ません。 この 2 つのコネクタは、CH2 (GTX2 用) および CH3 (GTX3 用) と表示されており、双方向の利用が可能です。それぞれ個別に受信と送信を設定できます。デモンス ト レー

シ ョ ンでは、 ChipScope Pro Analyzer の VIO ウ ィンド ウを使用し、 受信/送信用にそれらを個別に設定

可能です。 このため、 2 つの SDI レシーバーまたは 4 つの SDI ト ランス ミ ッ ターを備えたデモンス ト

レーシ ョ ンを実行できますが、これらすべてを同時に実行するこ とはできません。組み合わせと しては、

4 つの SDI レシーバーと 2 つの SDI ト ランス ミ ッ ター、 2 つの SDI レシーバーと 4 つの SDI ト ランス

ミ ッ ター、 または 3 つの SDI レシーバーと 3 つの SDI ト ランス ミ ッ ターと して設定できます。 これら

の組み合わせは、 ChipScope Pro Analyzer を使用して動的に変更できます。

図 16 のデモンス ト レーシ ョ ン ブロ ッ ク図では、 複数ある SDI チャネルのうち 1 つのみを示していま

す。 すべて (4 つ) の SDI チャネルは類似していますが、 例外と してチャネル 2 と 3 は SDI コネクタが

1 つしかなく、 双方向の SDI 物理インターフェイス となっています。

Inrevium 社製 SDI FMC には、148.5MHz のオシレーターがあ り、このデモンス ト レーシ ョ ンでは GTXクワ ッ ドの QPLL へ 148.5MHz の基準クロ ッ クを供給するために使用しています。IBUFDS_GTE2 は、

148.5MHz の基準クロ ッ クを FPGA へ供給しますが、 ODIV2 出力にこのクロ ッ クの 2 分周バージ ョ ン

も出力します。この 74.25MHz ク ロ ッ クは、GTX ト ランシーバー用の DRPCLK と して、また SDI ラ ッ

パーの制御モジュールで必要となる固定周波数ク ロ ッ ク と して使用されます。 さ らに、 74.25MHz クロ ッ クは、 KC705 ボード上の FPGA から Si5324 PLL へ送られます。 Si5324 は、 74.25MHz の基準ク

ロ ッ クから 148.5/1.001MHz ク ロ ッ クを生成し、 Si5324 で生成された 148.5/1.001 ク ロ ッ クは、 GTXクワ ッ ド内のすべての CPLL へ供給されます。GTX レシーバーはすべて QPLＬ のクロ ッ クを使用しま

す。 GTX ト ランス ミ ッ ターは、 送信に必要なビッ ト レートに基づいて、 QPLL と ローカル CPLL 間を

個別に切り換えできます。

Inrevium 社製 SDI FMC のプロ ダ ク シ ョ ン バージ ョ ンには、 148.5MHz オシレーターのほかに、

148.3516MHz オシレーターがあ り ますが、 このアプ リ ケーシ ョ ン ノート を作成する段階で利用可能な

ボードのプリプロダクシ ョ ン バージ ョ ンにはあ り ませんでした。このため、このアプリ ケーシ ョ ン ノー

トでは、 Si5324 を使用して 148.5/1.001MHz の基準クロ ッ クを生成するよ うに説明されています。

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 48

このデモンス ト レーシ ョ ンでは、SDI インターフェイスを簡単に 4 回複製できるよ うに、SDI ラ ッパー、

ビデオ パターン ジェネレーター、 TX ク ロ ッ ク イネーブル ジェネレーター、 ChipScope AnalyzerVIO/ILA モジュール、 そしてその他のロジッ クを 1 つのモジュール (k7_sdi_rxtx) に含めています。 こ

のモジュールは、 デザインの最上位モジュールに 4 回インスタンシエート されます。

クワッ ド SDI デモンス ト レーシ ョ ンの実行に必要なものは次のとおりです。

• ザイ リ ンクスの Kintex-7 FPGA KC705 評価キッ ト

• Inrevium 社製 TB-FMCH-3GSDI2A SDI FPGA メザニン カード (FMC)

• DIN 1.0/2.3 から BNC へのコンバーター ケーブル (通常は TB-FMCH-3GSDI2A に付属)

• SDI 信号ソース

• SDI 信号シンク (SDI ト ランス ミ ッ ターからの信号を表示するための波形モニターまたはその他の

デバイス)

• ChipScope Pro Analyzer をインス トールした PC

X-Ref Target - Figure 16

図 16 : クワッ ド SDI のブロック図

X592_16_082612

SDI Wrapper

GTX Wrapper

10

10

11

VPIDGen

40

220

3

2

3

20

BUFG

BUFG

BUFGDRPCLK

TXOUTCLKTXUSRCLK

TXUSRCLK2 tx_usrclk

gtx_txsysclksel

gtx_txrate

gtx_txdata

gtx_rxdata

GTX Resets

GTX Status

DRP Control

rx_usrclk

gtx_rxrate

clk gtx drpclktx_video_a_y_in

tx_video_a_c_in

tx_line_a

tx_mode

tx_ce

TX VPID Data

RX Errors

RX Status

RX VPID Data

RX VideoTiming

rx_ds1a

rx_ds2a

rx_ds1b

rx_ds2b

TXSYSCLKSEL

TXRATE

TXDATA

RXDATA

DRP

RXOUTCLK

RXUSRCLK

RXUSRCLK2

GTX Resets

GTX Status

RXRATE

74.25 MHz

3

32

10

ChipScopeRX ILA

k7_sdi_rxtx Module

ChipScopeRX VIO

CableEQ

148.5MHz

IBUFDS_GTE2 QPLL

Divider

Divider

TX

RX

148.5 MHz

148.35 MHzCPLL

TXP

TXN

RXP

RXN

IBUFDS_GTE2

Si5324

Cable Driver

SDI In

SDI Out

ChipScopeTX VIO

ClockEnable

Generator

VideoPattern

Generators

10

10

10

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 49

Inrevium 社製 SDI FMC は、 KC705 ボード上の HPC FMC コネクタへ接続します (図 17 参照)。

このデモン ス ト レーシ ョ ンを実行するには、 ChipScope Pro Analyzer が必要です。 ChipScope ProAnalyzer を使用して SDI ト ランス ミ ッ ターを制御した り、 ステータスや SDI レシーバーからの受信

データを分析します。 KC705 ボードは、 ボードに付属の USB JTAG ケーブルを用いて ChipScope Proanalyzer をインス トールした PC へ接続します。

このアプ リ ケーシ ョ ン ノー ト で提供する kc705_sdi_demo.bit とい う ファ イルは、 ChipScope ProAnalyzer を使用する KC705 ボード上の Kintex-7 FPGA へロード します。このビッ ト ファ イルを FPGAへロード した後、ChipScope Pro Analyzer で kc705_sdi_demo.cpj という ChipScope Analyzer のプ

ロジェク ト ファ イルを開いてください。 このプロジェク ト ファ イルを開く と、図 18 のよ うな画面が表

示されます。8 つの VIO ウ ィンド ウがあ り、アプリ ケーシ ョ ンの RX およに TX をそれぞれ示していま

す。デモンス ト レーシ ョ ンの各レシーバーに 1 つずつ、合計 4 つの ILA 波形ウ ィンド ウは図 18 には表

示されていません。

X-Ref Target - Figure 17

図 17 : KC705 ボード と TB-FMCH-3GSDI2A ボードの接続

SDI Connectors

TB-FMCH-3GSDI2A KC705 BoardUSB Cablefor JTAG

XAPP592_17_010913

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 50

SDI ト ランス ミ ッ ターで生成される信号を観察するために、SDI 波形モニターまたはその他の SDI デバ

イスを SDI TX の出力へ接続します。 Inrevium 社製 SDI FMC の SDI コネクタは、標準 BNC ケーブル

ではないため、 これらの DIN 1.0/2.3 コネクタを標準 BNC コネクタへ接続するにはアダプター ケーブ

ルが必要です。

デモンス ト レーシ ョ ン内の 4 つのト ランス ミ ッ ターには、図 19 のよ うな VIO 制御ウ ィンド ウがそれぞ

れにあ り ます。 Inrevium 社製 SDI FMC の SDI コネク タは CH0 ～ CH3 と名前が付けられており、

ChipScope Pro Analyzer の ILA および VIO ウ ィンド ウには RX1～ RX4 および TX1 ～ TX4 と番号が

付けられたレシーバーと ト ランス ミ ッ ターが表示されています。RX1 と TX1 は、CH0-RX と CH0-TXコネクタに対応しています。

X-Ref Target - Figure 18

図 18 : ChipScope Pro Analyzer でクワッ ド SDI プロジェク ト を開いた画面

XAPP592_18_070612

X-Ref Target - Figure 19

図 19 : クワッ ド SDI デモンスト レーシ ョ ンの TX 制御ウィンドウ

TX Rate Toggle Button

XAPP592_19_082612

TX Output Enable Toggle Button(only for TX3 and TX4)

TX Video Format Selection

TX Test Pattern Selection

TX SDI Mode Selection

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 51

表 9 に示すよ うに、 TX の [Bit Rate]、 [Video Format] および [SDI Mode] の組み合わせによって、 SDIト ランス ミ ッ ターで生成される SDI 信号のフォーマッ トが決定します。

TX のビデオ パターン値には、SDI TX を駆動するビデオ パターン ジェネレーターで生成されるビデオ

テス ト パターンを選択します。HD-SDI および 3G-SDI モードの場合は、3 つのテス ト パターンがあ り

ます。

• 0 = SMPTE RP 219 カラー バー

• 1 および 3 = SDI パソロジカル チェッ クフ ィールド

• 2 = 75% カラー バー

SD-SDI モードの場合は、 2 つのテス ト パターンがあ り ます。

• 0 および 2 = SMPTE EG 1 カラー バー

• 1 および 3 = SDI パソロジカル チェッ クフ ィールド

TX3 と TX4 は、双方向の SDI インターフェイスを介してそれぞれのコネクタへ接続されます。 これら

の 2 つのト ランス ミ ッ ターの VIO ウ ィンド ウには、 [TX Enable Out] という追加の ト グル ボタンがあ

り ます。 これらの ト ランス ミ ッ ターの [TX Enable Out] が 0 の場合、 ト ランス ミ ッ ターは無効となり、

チャネルは受信モードで動作します。 [TX Enable Out] が 1 の場合は、 ト ランス ミ ッ ターが有効になり

ます。 ト ランス ミ ッ ターが有効の場合、 同じチャネルのレシーバーは有効のまま とな り、 ト ランス ミ ッ

ターから送信される SDI 信号を受信します。ただし、 コネクタへ接続された正し く終端されたケーブル

が検出されない場合は、SDI ケーブルへの電力供給が自動的に停止されるこ とに留意してください。SDIケーブル ド ラ イバーの出力ではループバッ クが行われているため、 SDI ケーブル ド ラ イバーへの電力

供給が停止される と、 SDI レシーバーはト ランス ミ ッ ターからの信号を受信できません。

TX1 と TX2 には、これら 2 つのチャネルのレシーバーから独立したコネクタがあ り ます。したがって、

TX1 および TX2 用の TX VIO ウ ィンド ウには、 [TX Enable Out] があ り ません。

それぞれの SDI レシーバーには、 レシーバーのステータスをモニターするための VIO ウ ィンド ウ と、

SDI RX で受信した実際のビデオ データや ChipScope Pro Analyzer ILA でキャプチャしたビデオ デー

タを表示できる ILA ウ ィンド ウがあ り ます。図 20 に、レシーバーの 1 つの VIO ウ ィンド ウを示します。

SDI RX が入力される SDI 信号にロ ッ ク される と、 [RX Locked] インジケーターが緑色にな り、 ロ ッ

ク されていない場合は灰色になり ます。

[RX SDI Mode] には、受信する SDI 信号のタイプ (SD-SDI、HD-SDI、3G-SDI level A、または 3G-SDIlevel B) が示されます。 このフ ィールドでは、 3G-SDI level B-DL と B-DS を区別しません。

[RX Bit Rate] には、 受信する SDI 信号のビッ ト レートが示されます。

表 9 : クワッ ド SDI デモンスト レーシ ョ ンの TX ビデオ フォーマッ トの選択

TX のビデオ フォーマッ ト

HD-SDI (SDI Mode = 0) 3G-SDI (SDI Mode = 2) SD-SDI(SDI Mode = 1)TX Bit Rate = 0 TX Bit Rate = 1 TX Bit Rate = 0 TX Bit Rate = 1

0 720p 50Hz 無効 無効 無効 NTSC

1 1080pSF 24Hz 1080pSF 23.98Hz 無効 無効 PAL

2 1080i 60Hz 1080i 59.94Hz 無効 無効 NTSC

3 1080i 50 Hz 無効 無効 無効 PAL

4 1080p 30Hz 1080p 29.97Hz 1080p 60Hz 1080p 59.94Hz NTSC

5 1080p 25Hz 無効 1080p 50Hz 無効 PAL

6 1080p 24Hz 1080p 23.98Hz 無効 無効 NTSC

7 720p 60Hz 720p 59.94Hz 無効 無効 PAL

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 52

[SDI Transport Video Format] には SDI 信号で検出されたビデオ転送に関する情報が、 [SDI TransportFrame Rate] には SDI 信号で検出されたビデオ転送のフレーム レートが示されます。 これらは共に、転

送ス ト ラ クチャを基準と しており、 画像フォーマッ ト とは関係あ り ません。 たとえば、 3G-SDI levelB-DL インターフェイスで信号 1080p 50Hz が転送される場合、 この転送は 1080i 25Hz (フレーム レー

ト ) と して検出されてレポート されます。

[ST352 PID] (ST 352 ペイロード ID データ バイ ト ) は、 4 データ バイ ト の ST 352 ペイロード ID パケッ トです [参照 7]。 これらは、左にバイ ト 1、右にバイ ト 3 を示しています。 これらのバイ トは、 [ST352 PID Valid] が緑色の場合のみ有効とな り ます。

[RX Error] インジケーターは、 CRC または EDH エラーが検出された場合は赤色にな り、 エラーが検

出されていない場合は灰色にな り ます。 エラーの検出後、 [RX Clear Error] ボタンをク リ ッ ク して手

動で リ セッ ト されるまで、 このインジケーターは赤色のままです。 [RX Error Count] は、 カウンター

が最後にク リ アされてから受信した CRC の数 (HD-SDI および 3G-SDI モードの場合) または EDH エラーの数 (SD-SDI モードの場合) を整数値で示します。エラー カウンターは、[RX Clear Error] ボタ

ンをク リ ッ ク して手動でク リ アできます。 また、 入力される SDI 信号がビッ ト レート を変更して SDIRX が信号へ再ロ ッ クする必要がある場合は、 エラー カウンターが自動的にク リ アされます。 ただし、

エラー カウンターは新しい SDI 信号へロ ッ クするプロセスの早い段階で自動ク リ アされるため、 SDIRX が新しい SDI 信号へ完全にロ ッ ク した時点でエラー 数は通常 0 ではあ り ません。

図 21 では、 ChipScope Pro analyzer ILA を使用して SDI レシーバーで受信したデータを表示させる方

法を示しています。 各レシーバーには、 出力へ接続された ILA があ り ます。 これらの ILA を使用する

には、ChipScope Pro Analyzer ウ ィンド ウの最前面にト リガー セッ ト アップと波形ウ ィンド ウを表示さ

せる必要があ り ます。 それには、 図で示す画面の左上部にある [Project] パネル内の適切な UNIT の下

にある [Trigger Setup] と [Waveform] をク リ ッ ク します。 UNIT 3 は RX1 の ILA、 UNIT 6 は RX2の ILA、 UNIT9 は RX3 の ILA、 そして UNIT12 は RX4 の ILA とな り ます。

[Trigger Setup] ウ ィ ン ド ウでは、 ト リ ガー ポイン トやス ト レージ クオ リ フ ィ ケーシ ョ ンを変更でき

ます。 比較ユニッ トは 2 つあ り、 通常は ILA キャプチャを ト リガーするために比較ユニッ ト M0 を使

用し、データ ス ト レージに条件を与えるために比較ユニッ ト M1 を使用します。このため、通常クロ ッ

ク イネーブルが High のと き、 SD-SDI モードでは、 有効なデータ ワードのみキャプチャされます。

X-Ref Target - Figure 20

図 20 : クワッ ド SDI デモンスト レーシ ョ ンの RX ステータス ウィンドウ

RX Locked Indicator

RX SDI Signal Type

RX Bit Rate

SDI Transport Video Format

SDI Transport Frame Rate

ST 352 Payload ID Data Bytes

ST 352 Payload Packet Valid

RX Error Indicator

RX Error Count

RX Error Clear Button

XAPP592_20_070612

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 53

選択した任意レシーバーの [Trigger Setup] ウ ィ ン ド ウまたは [Waveform] ウ ィ ン ド ウのいずれかで、

三角の [play] をク リ ッ ク し て ILA によるキャプチャを開始します。 キャプチャ バッファーは、複数ラ

インのビデオ データをキャプチャするのに十分な大きさが必要です。

SDI パススルー デモンスト レーシ ョ ン

2 つ目の SDI デモンス ト レーシ ョ ンでは、RX で受信したデータを TX が常に再送信するパススルー コンフ ィギュレーシ ョ ンで、 1 つの SDI RX と 1 つの SDI TX が互いに接続されています。 図 22 に、 こ

のデモンス ト レーシ ョ ンのブロ ッ ク図を示します。

QPLL は、 148.5MHz の基準クロ ッ クにロ ッ ク され、 GTX RX ユニッ トへシ リ アル ク ロ ッ クを供給し

ます。 GTX RX からのデータは、 SDI RX データパスを通って非同期 FIFO へ送られます。 FIFO は、

RX ク ロ ッ ク ド メ イ ン (rx_usrclk) から TX ク ロ ッ ク ド メ イ ン (tx_usrclk) へデータ を移動し ます。

HD-SDI および 3G-SDI モードの場合、GTX RX からのリ カバリ ク ロ ッ ク (RXOUTCLK) は Si5324 デジタル PLL を通ってジッ ターを削減し、 その後 CPLL の基準ク ロ ッ ク と して使用されます。 SD-SDIモードの場合、 RXOUTCLK はリ カバリ ク ロ ッ クではないため、 TX の基準クロ ッ クを生成するには使

用できません。代わりに、27MHz SD-SDI RX ク ロ ッ ク イネーブル信号 (rx_ce_sd) が Si5324 へ送られ

て 148.5MHz に逓倍され、 ジッ ターも削減されます。 CPLL は、 Si5324 からの基準クロ ッ クにロ ッ ク

され、 GTX TX ユニッ トへシ リ アル ク ロ ッ クを供給します。 データは、 TX ク ロ ッ ク ド メ インの非同

X-Ref Target - Figure 21

図 21 : ChipScope ILA を使用してクワッ ド SDI デモンスト レーシ ョ ンの RX データを表示

Use this area to select the desired RX ILAWaveform and Trigger Setup windows and bring them to the foreground.

Click here to start capturing data with the ILA.

ILA Trigger Setup window

ILA Waveform window

XAPP592_21_082612

SDI デモンスト レーシ ョ ンの例

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 54

期 FIFO から読み出され、 SDI TX データ パスへ送られます。 SDI TX データパスから出力された SDIデータは、 GTX TX へ送られてシ リ アル化されます。

SDI パススルー デモンス ト レーシ ョ ンの実行に必要なものは次のとおりです。

• ザイ リ ンクスの Kintex-7 FPGA KC705 評価キッ ト

• Inrevium 社製 TB-FMCH-3GSDI2A SDI FPGA メザニン カード (FMC)

• DIN 1.0/2.3 から BNC へのコンバーター ケーブル

• SDI 信号ソース

• SDI 信号シンク (SDI ト ランス ミ ッ ターからの信号を表示するための波形モニターまたはその他の

デバイス)

• ChipScope Pro Ａanalyzer (オプシ ョ ン) をインス トールし、 C705 ボードの JTAG USB コネクタへ

接続された PC

Inrevium 社製 SDI FMC は、 KC705 ボード上の HPC FMC コネ ク タへ接続し ます (図 17 参照)。Inrevium 社製ボードでアクティブな SDI コネク タは、 CH0-RX と CH0-TX のみです。 SDI 信号ソー

スは、 CH0-RX コネク タへ接続します。 SDI 信号は、 CH0-RX コネク タで再送信されます。

このアプ リ ケーシ ョ ン ノー ト で提供する kc705_sdi_pass_demo.bit とい う フ ァ イルは、 KC705ボー ド 上の Kintex-7 FPGA へロー ド し ます。 こ のビ ッ ト フ ァ イルを FPGA へロー ド し た後、

ChipScope Pro Analyzer でプロジェク ト ファ イル (kc705_sdi_pass_demo.cpj) を開いて SDI RXのステータスをモニター、または SDI RX からのデータをキャプチャ /モニターできます (図 23 参照)。

X-Ref Target - Figure 22

図 22 : SDI パススルーのデモンスト レーシ ョ ン

X592_22_082612

SDI WrapperGTX Wrapper

10

10

10

10

3

20

3

20

BUFG

BUFG

BUFG

DRPCLK

gtx_txrate

gtx_txdata

tx_usrclk

gtx_rxdata

rx_usrclk

rx_mode_sd

0

1

wren rden

rdclkwrclk

gtx_rxrate

DRP Control

GTX Status

GTX ResetsGTX Resets

TXUSRCLK2

TXUSRCLK

TXOUTCLK

TXDATA

TXRATEclk gtx drpclktx_video_a_y_in

tx_video_a_c_in

tx_video_b_c_in

tx_video_b_c_in

tx_ce

rx_ds1b

rx_ds2b

rx_mode

tx_mode

rx_ds2a

rx_ds1a

rx_ce_sd

RXDATA

DRP

RXOUTCLK

RXUSRCLK

RXUSRCLK2

RXRATE

GTX Status

27 MHz

2

10

2

AsyncFIFO

ClockEnable

Generator

Sync

k7_sdi_pass Module

CableEQ

CPLL

QPLL

Divider

Divider

TX

RX

148.5MHz

IBUFDS_GTE2 148.5 MHz

148.35 MHz

TXP

TXN

RXP

RXN

IBUFDS_GTE2

Si5324

27 MHz

Cable Driver

SDI In

SDI Out

10

10

10

FPGA リソースの使用数

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 55

VIO ウ ィンド ウには、 SDI RX のステータスを示します。 このウ ィンド ウは、 図 20 に示したクワッ ド

SDI デモンス ト レーシ ョ ンの RX ステータス VIO ウ ィ ンド ウ と同じです。 ウ ィ ンド ウのフ ィールドお

よび制御の詳細は、 クワ ッ ド SDI デモンス ト レーシ ョ ンの説明を参照してください。 ただし、 SDI パス

スルー デモンス ト レーシ ョ ンでは、 アクテ ィブ SDI RX が 1 つしかないため、 RX ステータスを示す

VIO ウ ィンド ウは 1 つのみです。

同様に、 SDI RX からのデータをキャプチャおよびモニターするために使用する ILA も 1 つのみです。

また、 クワ ッ ド SDI デモンス ト レーシ ョ ンの SDI RX ILA と まったく同じよ うに動作します。

SDI パススルー デモンス ト レーシ ョ ンは、ChipScope Pro Analyzer なしでも実行できます。パススルー

SDI インターフェイスは、SDI RX をモニターするための ChipScope Pro Analyzer を使用しなくても十

分に機能します。

FPGA リソースの使用数

表 10 に、 Kintex-7 GTX ト ランシーバーと接続する SDI インターフェイスに必要な FPGA リ ソースを

示しています。 リ ソース使用数には、 SMPTE SDI コアや SDI ラ ッパーなど、 インターフェイスの実装

に必要なすべてのモジュールが含まれます。 こ こには、 一般的なコンフ ィギュレーシ ョ ンの リ ソース使

用数を示します。

これらの値は、 XST および MAP で [optimize for area] を設定し、 XST の [Safe Implementation] プロパティを [Yes] に設定した場合の結果です。

SDI レシーバーおよびト ランス ミ ッ ター インターフェイス デザインでは、MMCM (混合モード ク ロ ッ

ク マネージャー ) を使用しません。また、ブロ ッ ク RAM または DSP48E1 スライスも必要あ り ません。

X-Ref Target - Figure 23

図 23 : パススルー デモンスト レーシ ョ ンの ChipScope Analyzer ウィンドウ

ILA Trigger Setup window

ILA Waveform window RX VIO window

XAPP592_23_082612

制約

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 56

通常、SDI TX と SDI RX それぞれにグローバル クロ ッ クまたはリージ ョナル クロ ッ クが 1 つ必要です。

その他、 SDI ラ ッパーにタイ ミ ング用と して固定周波数のグローバル クロ ッ クが 1 つ必要です。 この固

定周波数クロ ッ クは、 通常 GTX DRP ク ロ ッ ク と しても使用されます。 FPGA に実装された SDI イン

ターフェイスの数に関わらず、このよ うな固定周波数のグローバル クロ ッ クは 1 つしか必要あり ません。

制約 GTX ト ランシーバーとの RX および TX データパスには 20 ビッ ト幅を使用しているため、これらのデ

ザインの最大クロ ッ ク周波数は 148.5MHz とな り ます。通常、最も低速なスピード グレードの Kintex-7デバイスでは、 タイ ミ ングの問題は生じません。

GTX で生成される RXOUTCLK および TXOUTCLK は、 ある条件で入力 SDI ビッ ト ス ト リームが停

止および再開する場合や GTX の SDI モードが切り換えられる場合に、 タイ ミ ングが不安定となるこ と

があ り ます。 このよ うなタイ ミ ングが続いている間、有限ステート マシンなどの順次的な制御ロジッ ク

に問題が生じる可能性があ り ます。大半の合成ツールでは、有限ステート マシンをその不正なステート

から回復させる機能がない状態でデフォルト設定されています。 GTX ク ロ ッ クのタイ ミ ングに問題が

生じる と、 有限ステート マシンは不正なステートへ遷移します。 このため、 有限ステート マシンのイ

ンプ リ メ ンテーシ ョ ンでは、 合成ツールで不正なステー ト からの回復機能を含める よ う に [SafeImplementation] を有効に設定するこ とを強く推奨します。

制約ファイルの例は、 リ ファレンス デザインと共に提供されており、SDI インターフェイスに必要なタ

イ ミ ングおよび配置の制約例と して使用でき ます。 タ イ ミ ングに関して必要なのは、 GTX からの

RXOUTCLK および TXOUTCLK に PERIOD 制約を適用する こ とだけです。 これらの制約では、 ク

ロ ッ ク周期を 148.5MHz に指定して ください。 配置に関しては、 RXP/RXN と TXP/TXN ピンに制約

を適用したり、 あるいは XY 座標システムを使用して GTX ト ランシーバーを実際の位置に制約するこ

とで GTX ト ランシーバーを任意の位置に制約配置するだけです。 この際、 同じ GTX ラ ッパーにイン

スタンシエート されたすべての GTX ト ランシーバーは、 同じ GTX クワ ッ ド タイル内に含めるよ うに

制約する必要があ り ます。

用語解説 表 11 では、 このアプリ ケーシ ョ ン ノートで使用される用語について説明しています。

表 10 : Kintex-7 GTX SDI インターフェイスに必要な FPGA リソース数

リファレンス デザイン LUT-FF ペア LUT FF

SDI RX (EDH プロセッサあ り ) と TX 4149 3482 2430

SDI RX (EDH プロセッサなし) と TX 3554 2979 2050

SDI RX (EDH プロセッサあ り ) 2820 2387 1569

SDI RX (EDH プロセッサなし) 2200 1897 1189

SDI TX 1313 1101 860

表 11 : 用語解説

用語 説明

3G-SDI

SMPTE ST 424 規格の一般的な総称で、 3Gb/s シ リアル デジタル

インターフェイス [参照 14] の略です。 3G-SDI は、 ST 425-1 で定義された 3 つのマ ッ ピング モード (3G-SDI level A、 levelB-DL、 および B-DS) をサポート しています。 これらのマッピン

グ モード の詳細は、 『Source Image Format and Ancillary DataMapping for the 3 Gb/s Serial Interface』 (ST 425-1) [参照 15]を参

照してください。

用語解説

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 57

補助 (ANC) データ

アクテ ィブ画像データに使用されない SDI データ ス ト リームに

組込まれたビデオ以外のデータです。ANC データ と して非常に一

般的ものと しては、 エンベデッ ド オーディオがあ り ます。 ANCデータは、SMPTE の 『Television – Ancillary Data Packet andSpace Formatting』 (ST 291) [参照 16] の定義に基づいて、 補助

データ パケッ トにフォーマッ トする必要があ り ます。

データ ス ト リーム

SDI インターフェイスを通る実際のデータを指します。 データ スト リームは、 SDI インターフェイスを通過する際、 転送データ構

造に従ってフォーマッ トする必要があ り ます。

EDH

SMPTE の 『Error Detection Checkwords and Status Flags for Usein Bit-Serial Digital Interfaces for Television』 (RP 165) [参照 13]で定義されている SD-SDI 用のエラー訂正およびハンド リ ング プロ ト コルです。

エンベデッ ド オーディオ一般に、 SDI 信号の補助データ と して伝搬されるデジタル オー

ディオのこ とを指します。

EAV (アクティブ ビデオの終了)

SDI 準拠のデータ ス ト リームの場合、 EAV はデータ ス ト リーム

に特有な連続する 4 ワードであ り、 ラ インのアクティブ部分の終

了や垂直帰線区間の開始をマーキングします。各ビデオ ラインは、

EAV の最初のワードで開始する と考えられています。

HD-SDI SMPTE の 『1.5 Gb/s Signal/Data Serial Interface』 (ST 292-1) [参照 17] の一般的な総称です。

インターレース (インターレース方式)

ビデオ フレームが 2 つのシーケンシャル フ ィールドに分割され

た映像の走査方式です。 フ ィールド 1 には奇数ラインが含まれ、

フ ィールド 2 には偶数ラ インが含まれます。 フ ィールド 2 は、

フ ィールド 1 の奇数ラインの間に表示されます。 2 つのフ ィール

ドは、 半分のフレーム タイム差で異なる画を示します。

リ ンク

画像の帯域幅がシ リ アル デジタル インターフェイスの最大帯域

幅を超える場合は、シ リ アル デジタル インターフェイスを 2 つま

たは 3 つ結合して画像を転送する帯域幅を拡大できます。 複数リ

ンク セッ トの各シ リ アル デジタル インターフェイスを リ ンク と

呼びます。 SMPTE の 『Dual Link 1.5 Gb/s Digital Interface for1920 x 080 and 2048 x 1080 Picture Formats』 (ST 372) [参照 12]では、 2 つの HD-SDI リ ン ク を使用してよ り高帯域幅のビデオ

フォーマッ ト を転送する方法について説明しています。 ST 425-xファ ミ リのマルチリ ンク 3G-SDI 規格は、 現在 SMPTE が開発中

です [参照 15]。 3G-SDI level B-DL 転送では、 1 つの 3G-SDI インターフェイス上のデュアル リ ンク HD-SDI (ST 372) ペアを両

方転送します。 3G-SDI level B-DL で伝搬される 2 つのそれぞれ

の HD-SDI 信号に関しても依然と して リ ンク と呼びます。

ペイロード ID

ビデオ ペイロード ID (VPID) と も呼ばれるペイロード ID は、

SMPTE の 『Payload Identifier Codes for Serial Digital Interfaces』(ST 352) [ 参照 7] で定義される補助データ パケッ トです。 4 つの

データ ワードを持つ ST 352 ペイロード ID パケッ トは、 ビデオ画

像の特性 ( ビデオ フォーマッ ト 、 フレーム レート、 走査構造、 色

空間など ) およびそのペイロードの転送に使用される SDI イン

ターフェイスの種類を識別します。 マルチリ ンク インターフェイ

スの場合、 ペイロード ID には個々のリ ンクを区別するビッ ト も含

まれます。

プログレッシブノンインターレース映像走査方式です。 プログレッシブ フレーム

のすべてのラインは、 同じ画に属します。

表 11 : 用語解説 (続き)

用語 説明

リファレンス デザイン

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 58

リファレンス デザイン

このアプ リ ケーシ ョ ン ノートの リ ファレンス デザイン ファ イルは、 次のサイ トからダウンロードでき

ます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=192180

リファレンス デザインの詳細

表 12 に、 リ ファレンス デザインの詳細を示します。

シ リ アル デジタル インターフェイス (SDI)

元来は SMPTE の『Television – SDTV Digital Signal/Data – SerialDigital Interface』 (ST 259) [参照 5] と して定義されていた標準精

細のシ リ アル デジ タル イ ン ターフ ェ イ スです。 HD-SDI や3G-SDI の登場によ り、 混乱を避けるために SD-SDI と呼ばれる

よ うになり ました。 こ こでは、SD-SDI、HD-SDI、および 3G-SDIの言及には総称的な SDI を用いていますが、 具体的に ST 259 について言及する場合は常に SD-SDI を使用しています。

SD-SDI

SMTPE の 『Television – SDTV Digital Signal/Data – SerialDigital Interface』 (ST 259) [参照 5] の総称で、

Standard-Definition Serial Digital Interface (標準精細のシ リ アル

デジタル インターフェイス) です。

SMPTE Society of Motion Picture and Television Engineers (映画テレビ技

術者協会) です。

SAV (アクティブ ビデオの開始)

SDI 準拠のデータ ス ト リームの場合、 SAV はデータ ス ト リーム

に固有の連続する 4 ワードであ り、 垂直帰線区間の終了やライン

のアクティブ部分の開始をマーキングします。 通常サンプル 0 と呼ばれる、 ラインの最初のアクティブ ビデオ サンプルは SAV のすぐ後に続きます。

同期スイッチング (ポイント、 インターバル、 ライン)

SMPTE の『Definition of Vertical Switching Point for SynchronousVideo Switching』 (RP 168) [参照 18] では、 同期ビデオ ソースの

切り換えが可能なビデオ フレームのポイン ト が定義されていま

す。これは通常、同期スイ ッチング ポイン ト と呼ばれていますが、

実際はライン上の正確なポイン ト とい う よ り、 区間やラインの一

部と して定義されます。同期スイ ッチング区間を含むラインを、同

期スイ ッチング ラインと呼ぶ場合があ り ます。

ト ランスポート

インターフェイス データ ス ト リームのデータ組織です。 ト ランス

ポート データ層では、ビデオ タイ ミ ング情報の伝送に使用される

EAV や SAV を定義します。

タイ ミ ング リ ファレンス信号 (TRS)

EAV シーケンス と SAV シーケンスの両方について言及する際に

使用する一般的な用語です。

XYZ

EAV と SAV の 4 番目のワードを XYZ ワード と呼びます。 この

ワードには、 ビデオ タイ ミ ングを示す水平 (H) ビッ ト とフ ィール

ド (F) ビッ トが含まれます。 XYZ ワードには、 XYZ ワードのエ

ラーを検出できる保護ビッ ト も含まれています。

表 11 : 用語解説 (続き)

用語 説明

表 12 : リファレンス デザインの詳細

パラメーター 説明

全般

開発者 John Snow

ターゲッ ト デバイス 全 Kintex-7 FPGA デバイス

まとめ

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 59

ZIP ファ イル内のファイルのディ レク ト リ構造については、 readme.txt ファ イルで説明しています。

まとめ このアプ リ ケーシ ョ ン ノー ト では、 SMPTE SDI コア と Kintex-7 GTX ト ランシーバーを使用して、

SMPTE SD-SDI、HD-SDI、および 3G-SDI 規格に準拠した SDI インターフェイスを実装する方法につ

いて説明しています。 SDI アプ リ ケーシ ョ ンに ト ランシーバーを使用する際に欠かせない Kintex-7GTX デバイス特有の制御ロジッ クについて解説し、 また 2 つの SDI デモ アプ リ ケーシ ョ ンを用いて

Kintex-7 FPGA の SDI インプリ メンテーシ ョ ンについて詳し く説明しています。

参考資料 このアプリ ケーシ ョ ン ノートで言及した参考資料の一覧を次に示します。

次の資料は、 ザイ リ ンクスのウェブサイ ト (japan.xilinx.com) から入手できます。

1. UG476 ： 『7 シ リーズ FPGA GTX/GTH ト ランシーバー ユーザー ガイ ド』

2. DS182 ： 『Kintex-7 FPGA データシート : DC および AC スイ ッチ特性』

3. PG071 ： 『SMPTE SD/HD/3G-SDI v1.0 製品ガイ ド v1.0』

4. XAPP875 ： 『高速シ リ アル I/O 向けのダイナミ ッ ク プログラマブル DRU』

次の資料は、 SMPTE のウェブサイ ト (www.smpte.org) から入手できます。

5. ST 259 ： 『Television – SDTV Digital Signal/Data – Serial Digital Interface』

6. ST 344 ： 『Television – 540 Mb/s Serial Digital Interface』

7. ST 352 ： 『Payload Identification Codes for Serial Digital Interfaces』

ソース コードの提供 はい

ソース コードの形式 Verilog、 VHDL

既存のリ ファレンス デザイン、アプリケーショ ン ノート、サードパー

ティ、 CORE Generator ツールからデザインへのコード /IP の使用

はい (CORE Generator ツール

または Vivado IP カタログの IP コア)

シミ ュレーシ ョ ン

機能シ ミ ュレーシ ョ ンの実施 いいえ

タイ ミ ング シ ミ ュレーシ ョ ンの実施 いいえ

機能およびタイ ミ ング シ ミ ュレーシ ョ ンでのテス トベンチの利用 なし

テス トベンチの形式 該当なし

使用したシ ミ ュレータ ソフ ト ウェア/バージ ョ ン 該当なし

SPICE/IBIS シ ミ ュレーシ ョ ンの実施 該当なし

インプリ メンテーシ ョ ン

使用した合成ソフ ト ウェア ツール/バージ ョ ンISE Design Suite 14.4 の XST および Vivado の合成ツール

使用したインプ リ メンテーシ ョ ン ソフ ト ウェア ツール/バージ ョ ン ISE Design Suite 14.4 および Vivado Design Suite 2012.4

スタティ ッ ク タイ ミ ング解析の実施 あ り

ハードウェア検証

ハードウェア検証の実施 はい

検証に使用したハード ウェア プラ ッ ト フォーム KC705 および TB-FMCH-3GSDI2A

表 12 : リファレンス デザインの詳細 (続き)

パラメーター 説明

改訂履歴

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 60

8. SMPTE ST 274 ： 『Television - 1920 x 1080 Image Sample Structure, Digital Representation and Digital Timing Reference Sequences for Multiple Picture Rates』

9. SMPTE 296 ： 『1280 x 270 Progressive Image 4:2:2 and 4:4:4 Sample Structure -- Analog and Digital Representations and Analog Interface』

10. SMPTE 2048-2 ： 『2048 x 1080 Digital Cinematography Production Image FS/709 Formatting for Serial Digital Interface』

11. SMPTE 295 ： 『Television - 1920 x 1080 50-Hz - Scanning and Interface』

12. ST 372 ： 『Dual Link 1.5 Gb/s Digital Interface for 1920 x 1080 and 2048 x 1080 Picture Formats』

13. RP 165 ： 『Error Detection Checkwords and Status Flags for Use in Bit-Serial Digital Interfaces for Television』

14. ST 424 ： 『Television – 3 Gb/s Signal/Data Serial Interface』

15. ST 425-1 ： 『Source Image Format and Ancillary Data Mapping for the 3 Gb/s Serial Interface』

16. ST 291 ： 『Ancillary Data Packet and Space Formatting』

17. ST 292-1 ： 『1.5 Gb/s Signal/Data Serial Interface』

18. RP 168 ： 『Definition of Vertical Switching Point for Synchronous Video Switching』

改訂履歴 次の表に、 この文書の改訂履歴を示します。

Notice of Disclaimer

The information disclosed to you hereunder (the “Materials”) is provided solely for the selection anduse of Xilinx products.To the maximum extent permitted by applicable law:(1) Materials are madeavailable "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES ANDCONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TOWARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANYPARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, includingnegligence, or under any other theory of liability) for any loss or damage of any kind or nature relatedto, arising under, or in connection with, the Materials (including your use of the Materials), includingfor any direct, indirect, special, incidental, or consequential loss or damage (including loss of data,profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a thirdparty) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of thepossibility of the same.Xilinx assumes no obligation to correct any errors contained in the Materials orto notify you of updates to the Materials or to product specifications.You may not reproduce, modify,distribute, or publicly display the Materials without prior written consent.Certain products are subjectto the terms and conditions of the Limited Warranties which can be viewed athttp://www.xilinx.com/warranty.htm; IP cores may be subject to warranty and support terms containedin a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for

日付 バージョ ン 内容

2012 年 9 月 6 日 1.0 初版

2013 年 2 月 7 日 1.1 ISE Design Suite 14.4 および Vivado Design Suite 2012.4 のサポー

ト を追加。 SDI で利用可能な GTX RX EQ モード と し て

LPM-Manual を削除。 LPM-Manual を GTX Wizard から削除。 全

体をとおして TED を Inrevium へ変更。

表 1 の rx_crc_err_a ポート の説明を変更。 図 11 ～図 15 を変更。

ボード TB-FMCH-3GSDI2 を TB-FMCH-3GSDI2A へ変更。 表 9の TX ビデオ フォーマッ ト 4 の 3G-SDI (SDI Mode = 2) で、 TXビッ ト レート = 1 の列にあるフ ィールドの値を 1080p 59.97Hz から 1080p 59.94Hz へ変更。

Notice of Disclaimer

XAPP592 (v1.1) 2013 年 2 月 7 日 japan.xilinx.com 61

use in any application requiring fail-safe performance; you assume sole risk and liability for use ofXilinx products in Critical Applications:http://www.xilinx.com/warranty.htm#critapps.

本資料は英語版 (v1.1 ) を翻訳したもので、 内容に相違が生じる場合は原文を優先します。

資料によっては英語版の更新に対応していないものがあり ます。

日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。 この

資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、 jpn_trans_feedback@xilinx.comまでお知らせください。いただきましたご意見を参考に早急に対応させていただきます。 なお、 このメー

ル アドレスへのお問い合わせは受け付けており ません。 あらかじめご了承ください。