-広 島 工 業 大 学 研 究紀要第 35巻 (2001)pp. 17 -23

論文

広島工業大学における IPを用いた LSI設計教育

中田 武*・大村道郎**

(平成12年 9月29日受理)

On an Education of LSI Design using IP in Hiroshima Institute of Technology

Takeshi TANAKA and Michiroh OHMURA

(Received Sep. 29， 2000)

Abstract

The departments of Electronic and Electrical Engineering of Hiroshima Institute of

Technology have been teaching integrated circuit designs and processes of semiconductors

since 1989. In Electronic Experiments 111， students design the logic circuits using

fundamental intellectual property (lP) such as BCD-7 segment decoder， shift register， etc. that

are expressed by schematic logic design using Graphic Editor， one ofMAX-Plus 11 applications.

Typically， students' design time of BCD-7 segment decoder which consists of logic circuits such

as NAND， INV， etc. is about 2-3hours. BCD-7 segment decoder is programmed for the FPGA

device and its function is confirmed by using push switches and LED. Almost all the students

find it best to design the logic circuits using fundamental IP's. The IP database for VLSI

design has been also developed. This database is used to support lectures such as Freshman

Seminar， Digital Computer Engineering， Electrical Experiments 11， and Design and Drawing.

Key Words: VLSI design， intellectual property， CAD， PLD， FPGA， VHDL

1 .まえカずき

近年，半導体プロセス技術の進歩により，集積回路中の

素子が微細化，および高集積化され，すでに数千万個のト

ランジスタをワンチップに搭載した LSIが登場した。市

場からは電子機器の主要部品として多機能化，高性能化が

要求され，技術的には莫大な素子数がワンチップに載る。

その結果，ワンチップに高度なシステム機能を集積した，

いわゆる「システム LSIJが登場し，半導体ビジネスの主

流になろうとしている l'。また，広範囲に応用可能性を持

つシステム LSIの特許から見たアプリケーション分野と

要素技術を図 1に示す九 IP(Intellectual Property)技術，

CAD技術，プロセス技術，検証技術から要素技術は構成

され，アプリケーション分野は，通信分野， PC分野，映

像分野，音響分野，アミューズメント分野と社会の幅広い

*広島工業大学工学部電子・光システム工学科

日広島工業大学工学部電気・ディジタル工学科

分野で応用されている。

図 2に VLSIの設計工程と合成ツールの例を示す31

VLSIの設計工程には， C， VHDL等を用いた機能設計，

論理設計，レイアウト設計がある O 設計効率を上げるため

には，設計抽象度をあげる必要がある O 次に， LSI規模の

増加と設計生産性を図 3に示す九半導体技術ロードマッ

プでは，製造可能なゲート規模は年率58%，設計可能なゲ

ート規模は年率21%向上する。そのままでは，製造可能な

ゲート規模と設計可能なゲート規模が大きく希離するが，

新 CADツールが設計生産性向上の「てこ」に設計可能な

ゲート規模が増加し，両方の規模が同程度になっている九

また， トランジスタ数の超指数関数的増加に伴う設計の複

雑さを図 4に示す九 1000個のトランジスタの機能は機能

性およびテスト可能性であるが， 10億のトランジスタでは，

機能性，テスト可能性等と様々な機能を包含できるため，

- 17一

武 ・大村道郎回，t，

-

LSI規模の増加と設計生産性

新CADツールが設計生産性向上の『てとJ，こ

集積度(ゲート数)

100

10

100M

1∞k

=o -nd

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l

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10M

10k

1k

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1M

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日

日

日

…dtq…々岡

2010 ~005 :WOO 1995 1990 1985 1980

LS1規模の噌})Oと設計生産性図 3アプリケーション分野と要素技術図 1

システムが.平成10年度に日本私立学校振興 ・共済事業団

の「特色のある教育研究の推進」に採択され，本学電子工

学科と電気工学科にワ ークステーション等が整備された。

これらの設備を併せた広島工業大学における大規模集積回

路関連設計・プロセス工学教育について.報告した80

本論文では，大規模集積回路設計教育を目指して.集積

同路設計において既存の四郎図やハー ドウェア記述言語で

書かれた回路 (IP) を用いた回路設計，およびそれらのデ

ータベースを構築したので報告する。

1K

EB旦・EEトち』・aE2Z

1 Billion

図 4

Functionali旬+Testability

Functionality + Tes泊bility+ Wire delay

Functionality + Testability + Wire delay + Power management

Function副ity+ Testability + Wire delay + P側 ermanagement + Embedded sぬware

FunctionllityφTe脚 bility+ Wire dellY + Power manlg胴凹tφEmbedded sぬW町e+ 51gnll int・-尚V

Fu悶お個IIty+T，・山bili¥y+W同 dela甲ゆ開・rm剖勾酬酬φEmbeωed却伽田φSlgnallnl句rIty+RF

何回b阻DtyH叫・billty・w同由l町φ問問erm副勾胴酬φ加刷出d回世ware・Slgnalln回grlty・RFφH卵細chlpsFunctional旬川凶副知制帽制町φ向帽刷、勾酬酬やEmI障制剖邸前脚"

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FUftC曲刷，，'T・同制・胸骨岡.-岡臨時圃剛健皿--・'SOgnIIM噌句・陣・町t>rid曲刷・h直司同 'M醐酔醐酬d帥rsicllliI曲

トランジスタ数の増加に伴う設計の複雑さ

IPを用いたし81設計教育の現状とその効果

集積回路設計および IP(Intellectual Property)を用い

た LSI設計教育における教育的見地を図るに示す。論理

回路の基礎から LSI設計とデバイスの基礎からプロセス

技術並びにクリーンルームを用いた教育 (クリ ーンルーム

体験，クリ ーン度測定，クリ ーンルーム内の実験)を行っ

ている。 LSI設計においてはカルノー図から論理式の導

出.論理回路図の作成.CADによる論理回路図の作成，

FPGA (Field Programmable Gate Array)への書き込み

- 18-

2.

VLSI設計の複雑さは増加する。このような背景の中で，

日本では，大規模集積回路 (VLSI)設計教育の高度化と

充実を目指す国公私立大学と高専のための全国共同利用セ

ンタ ーとして平成 8年 5月に東京大学大規模集積システム

設計教育研究センタ ーが設立された九

本大学において.簡単な集積回路の設計およびプロセス

工学教育のできる「集積回路教育実習システムjが平成元

年度の文部省教育装置助成でクリ ーンルーム内に導入さ

れ.電子工学実験Eにおいて，ピ ットマ ップ法の CADに

より. MOSインバータ等の簡単な論理回路のレイアウト

設計，および pn接合ダイオードの製作を体験しその作

製した pn接合ダイオー ドの電流 電圧特性および容量一

電圧特性等の基本的な電気的特性評価等の実習内容を報告

したr。大規模集積回路関連設計 ・プロセス工学教育支援

¥'LS1の設計工程と合成ツール

VLSIの設計工程と合成ツール

仕様

動作原理 :

図2

-広島工業大学における E を用いた LSI設計教育

大学における教育的見地

ー一一「カルノー図

飴理式の場出

コIC:F

実習教育時間

の短縮化

治理回路図の作成

町一一ヨ-C::J-

倫 理の拙 I (lntellectuo

コご~ ./|システム凶Iの総 ・蹄 |

図5 大学における教育的見地

および‘論理の視覚的検証を行っている。

また時間とコマ数に限界があり，時間内に個々の学生

が設計できるように.学生 6-7名を lグループとして個

人個人が設計を行う 。各個人に 4入力 1出hのカルノ ー|玄|

(図 6 (a)) を与え，論理式(1記I6 (b)) を導出させ，さ

らに，論理回路 (図 6 (c))を捕かせている。その後，ア

ルテラ社のプログラマブル ・ロジック開発システム

(MAX + PLUS Il)のグラフィ ックエディタを用いて.論

理回路図を学生各自作製する 。次にその論理回路を .

MAX+PLUSIl を用いて DigitalLaboratory Package内

の PLDに書き込み.書き込んだ論理回路の検証を視覚的

:会!∞ 01 11 10

∞ 。o o

01

11

10 o o o o 」 一一

ルノー図より論理式は

ABC+D (a)カルノー図

に理解するために発光ダイオー ド表示により，設計した論

理回路の動作確認を行っている。1999年度の学生アンケー

トをまとめると.アルテラ社のプログラマプル ・ロ ジック

開発システム CvIAX+ PLUS Il)のグラフイツクエディ

タの使い安さは 5段階で約 4，4入力 1出力のカルノ ー図

を表す論理回路 (数ゲート )の摘画時間の平均は約15分で

あった。数ゲー ト，仮に 5ゲー トの論理回路の設計に15分

かかるとすると 1千万ゲー トの論理回路の設計には約60

年かかる計算になる。次に代表的な阿路である7枚の 4入

力のカルノ ー図で構成される BCD-7segment Decoderの

設計を各グループで試みた (図 7参照)。この阿路は 4入

力 7出力. 28ゲート で構成され.各学生グループで.この

回路一つを.約 2-3時間で設計する。カルノー岡 1枚あ

たり約17分-26分と 4入力 1山)Jの場合に比べて少し時聞

がかかる程度であるo

E を用いた BCD-7segment Decoderの設計について

検討を行う 。BCD-7segment Decoderの回路を有する TI

社74247の論理 ICの E を用いた論理回路設計同を図 8に

示す。 4入)]7出力， 1IP， 7ゲートで構成される。学生

グループの設計時間を見ると約20分と約16から19と設計

時聞が短縮された。IPを用いた集積回路設計教育を用い

ることにより.同じ論理動作をする回路の設計11寺聞が短縮

され，大学の実習教育時間の有効活用，すなわち実習内容

の充実あるいは高度化の可能性が示11.変された (同 5)。今

後は，他の E を用いた集積凶路設計を行い IP平IJmの効

果を検討していきたい。さらに，注目されている新しい設

計千法である，設計抽象度を上げた集積回路設計，すなわ

ち， C言語を用いた集積同路設言|を試みる予定である。

3.設計支援 IPデ タベース

集積回路設計において既存のInl路図やハー ドウェア記述

言語で舎かれた回路 (IP)を用いた同路設計が注"されて

ABC+D

=ABC+D

=ABC.D (b)論理式

A 脳111

B 路伺

C 防伺酎

コー~悶111

D IIS.'I伺(c)論理回路図

図6 カルノー図から議理阿路図を拙いた例

Qd

-問中 武 ・大村道郎

BCD to 7-Seσment Decoder

~_-.-.-.-A-.-c;.泊野←4長;，ーーーー?一司ーー一 -，____OOI...

，----.!I;. -・・ー...，.ーーーーへー可F

'ーーー旦 +

図7 BCD.7 segment Decoder

>.ーーーー..

BCD to 7 -See-ment Decoder(7 424 7)の IP

竺存三立コ. ¥¥---_.

図 8 BCD.7 segment DecoderのE

いる。広烏工業大学工学部電気 ・ディジタルシステム工学

科，及び電子 ・光システム工学科では平成10年度より 「大

規模集積回路関連設計 ・プロセス工学教育システムjを整

備し，関連教育の一部としてハ ー ドウェア記述言語

(VHDL)を用いた LSI設計を行っている o この章では，

今回開発した LSI設計教育のための設計支援 E データベ

ース附について述べる。

3.1 設計レベル

C/C++言語などのシステムレベル言語や VHDL等の

ハー ドウェア記述言語を用いた LSI設計は，以下に示す

幾つかのレベルに分けて考えることができる。

(Jアルゴリズムレベル (C/C++)

(2)アルゴリズムレベル (VHDL動作記述)

(3)レジスタ ・トランスファレベル (VHDL)

20

(4)ゲー トレベル

これまでハー ドウェアの設計は，主に回路図エディタを

用いてゲー トレベルで回路を記述していた。しかし回路規

模の増大と論理合成技術の進歩により，現在ではハー ドウ

ェア記述言語を用いた，レジスタ ・トランスファレベルで

の記述が一般的になっている。回路の様々な最適化は論理

合成ツールが自動的に行う 。また，正確な動作を保証する

ため.まず.動作記述レベルで回路を記述し，高速なシミ

ュレーションによりその動作を確認した後，改めてレジス

タ ・トランスファレベルで記述することが望ましいとされ

ている。近年の高位合成技術の進歩により，動作記述レベ

ルからレジスタ ・トランスファレベルへ自動的に変換する

ことも可能となっている。

一方，システム全体の設計を行うには，通常，システム

レベル言語の 1つである C/C++言語が用いられ，

C/C++レベルでのシミュレーションにより動作の確認を

行っていた。このため，ハー ドウェア処理とソフトウェア

処理を分割した後，ハー ドウェア設計者は改めて VHDL

等のハー ドウェア記述言語を用い，目的のハー ドウェアを

記述しなおす必要があった。この作業は，効率がよい方法

とは言い難く，様々なパグが入り込む危険性があった。

最近の設計の流れでは， C/C++言語で記述されたアル

ゴリズムレベルから，ハー ドウェアとソフトウェアの協調

設計を考え，直接， VHDLのレジスタ ・トランスファレ

ベルに変換を行うことが可能となってきた。

これらのレベルは目的によって使い分けられる。例えば，

制御回路を設計するには，初めからハー ドウェアを意識し

たレジスタ ・トランスファレベルで記述するほうが有利と

なり，大規模なシステムを設計するには C/C++言語を用

いたシステムレベルでの記述が不可欠となる。

3.2 IPデータベース

集積回路設計において既存の回路図やハー ドウェア記述

言語で書かれた回路 (IP)を用いた回路設計を行う際，す

でに設計され検証された回路図，または，ハー ドウェア記

述言語で書かれた回路を集めたデータベースが必要とな

る。

構築したデータベースはアルゴリズムレベル (CC++)，

アルゴリズムレベル (VHDL動作記述).レジスタ・トラ

ンスファレベル (VHDL).ゲー トレベルで記述された回

路のソースファイルまたは回路図，回路の説明，シミュレ

ーション結果などのリンク，および全文検索機能を持った

ホームページから構成されている (図 9参照)。また関連

する授業での活用を前提として. VHDL. FPGA等に関す

る文献やリンクを集めたページ，両学科で利用している論

理合成，シミュレーション， レイアウトツールのマニュア

ル，および関連するf受業のページ、へのリンク，レポー トを

システムLS膚w.支"IPヂータベース

UL酎 司，.r.帽・・・・・τ

..r

ョ，同 制

この E は MicroSim社の DesignLab等の回路図エデ

ィタで読み込めるよう作成されている。現在. Altera社

で読み込める阿路図も新たに登録を始め

ている。 また. VHDLのゲー トレベルとしても登録され

ている。デコーダ，フリ ップフロ ップ，カウンタ，加算器

等，様々な基本的回路の説明がリンクされており，学生は

授業で用いた回路の実際の回路図やシミュレーション結果

について調べることができる。回路図をファイルとしてダ

ウンロー ドする ことができるので. IPとして用いる こと

により，複雑な回路を効率よく設計する ことが可能となる。

全文検索機能

このデータベースは種々の阿路が様々なレベルで用意され

トップページからの階層化 されたハイパーリ

Y1AX+PLusn等の論理合成を前提とし，デコーダ，

ウンタ，レジスタ ，各種演算器等が. VHDL言語のレジ

スタ ・トランスファレベルとして提供される (図10参照)。

ここでは SUN

LTRAlO上で wwwサーバとして Apacheを，全文検

索システムとして NAMAZUをそれぞれ用い，システム

を構築した。全文検索機能を用いて CPUというキーワー

ドで検索した結果の例を図12に示す。

ウェブか らのレポ 卜提出

このデータベースは. LSI設計に関連した授業で活用す

回路の説明を見る ことができ ，IPをダウン ロー ドする こ

とカfできる。更に.レジスタ ・トランスファレベルのシミ

ュレーション結果も確認する ことができるようになってい

(図11参照)。論理合成ツ ールを用いて.次のゲー トレ

ベルに変換する ことができる。

ることを前提に，ウェプ上からレポー トをバイナリファイ

ルとしてサーバ上に送ることができる機能を備えている。

従来用いていたメ ールによるレポー ト提出では，テキスト

カ

fシ斜割旬.

.2 ‘ 1:'，ト量測λカ"7らレジスタ@シミ sレ-~ .シ圃

シミュレーション結果

ンク以外に全文検索の機能が欠かせない。

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・・・

広島工業大学における IPを用いた LSI設計教育

( ~ )ゲー ト レベルの E

図11

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MAX+PL

謀議事

町内科…詳

3.4

3.5

る

- 21-

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シスヂÅLSII'lIf~IIIPヂータベース

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"0崎 ..1留軍z-岨鹿.・U_I・・Mリ.....111

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・圃 0_"凶Jf:

官曲I¥ed....cJStJ' .... 噛・fc.retJf 1.

・・・'・・w・困幅拡・.1.町，..，・3

_1・M・2リ・・:"''-.1帽'・2・・H噛『・~-町民‘_1..1・2

...‘・"副戸・，....・・ 0・，・1・・ 0・.・2.1. .... ~ ..... 圃位

この E は cC++言語で記述されたアルゴリズムのソ

ースコー ドとして提供される。アルゴリズムの解説を見る

ことができ， IPをファイルとしてダウンロ ー ドする こと

ができる。現在，C Level社 SystemCompiler等の高位

合成ツ ールを用いて.VHDLのレジスタ ・トランスファ

レベルに変換することができるよう ，修正を加えている。

12アルゴリズムレベル (¥-HDL動作記述)の E

この E は Synopsys社 BehavioralCompiler等の高位

合成を前提とし VHDL言語の動作記述として提供され

アルゴリズムの説明を見ることができ .IPをダウン

ロー ドする ことができる。高位合成ツールを用いて.次の

レジスタ ・トランスフ 7 レベルに変換することができる。

(3)レジスタ ・トランスファレベル (VHDL)

この E は Synopsys社 DesignCompiler. Altera社

ウェブから直接バイナリファイルと してサーバに送る こと

ができるページも用意している。

3.3 各レベルの IP

各レベルの E について説明する。

11アルゴリズムレベル (CC++)

イン駐韓#

.<ン象事~，長

のE

システムLSII'lIf~IIIPデータベース

レジスタ -トランスフ ァレベル

のE

E データベース

持叫申 ・・E ・来世 酬 に入。岨トル恒久ルフ咽

る，臨・ 司 ~.tI a! %1.. .iJMll:A9 .j田 舎 J畠・.!I押同世間岡市._ ""

持イル申 ・_<1) 袋奈曲 師 品。岨トル哩へ，阿曽

<-S ・ 4 ・~.tIa!%I回 当凹""'9 "，園 舎 .. HiI. 押同田畑同'''''''''''

図 9

図10

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る。

-

-問中 武 ・大村道郎

JEIUs.梓 z_・・・圃・τ認と15二コニニコニ開町内刊曲一-竺- 掴匝t:!" 一一一一」主主 J

繁華

a最縛岨fa3・陣島事長匝官ヨ...畢... 乞..・L[.副..]-ーまEマ~T"園.陶喝IIfII.':)島暢車止.

， .M且冨・・，.."とI~~.帽匂臨-""...... 曹を皿"';: 1a:::~夙，理町 C剛志rn.¥'Af:taToJ包戸帯t舟 'JC:ア?ゼスムメモり4むのデータHJ刻殴る.令8MIUocPlP>・.，.圃躍をτ'~T.・ <DCPU<渇僻潤圃・ @‘田勝.. 帳包11.:3.....~.ia.崎・.... 晶画疋AU.・111...(1.:1(畑町制

2 ・4?"JI1_ ・~~41C:祖国国.....蜘・u飽;rc~t:I闘・剛臨時奮墨る '""""劉3・

過還忌照三品露詔還足場晶謹思想盟諸ゐ品常現知市M'巳・.. .1."."....拘R・N・-獣医，-内・嗣_h輔自初回_03!l1brt・・3

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図12 全文検索

形式だけを受け付ける ように制限をかけると，図や表をい

れる ことができないという欠点があり，ワー ド等の文書を

添付ファイルとして送らせると，受け取った後の処理の向

動化が簡単ではなかった。今回開発したデータベースはウ

エブベースであっ たので， perlで記述 した CGrを用いて，

レポート提出機能を付加し，教育用データベースシステム

として統合 した(図13参照)。

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一ーーーー一ーョ

システムLSIIlIf~IIIPヂータベース

JE.紅創*z...._:一謹一議誠一宮

レポート提出

学笠・毎日..".---一一ー

酎廿M JI，F:fo..n_.言主主」患111

-聖位

国 選1ヨ 目居

レボ→酎輔豆j

ヨ 仁豆翌二1ヨ""A!AOI

図13 レポート提出

3.3 LSI設計関連教育への応用

電気 ・ディジタルシス テム工学科では総合ゼミナール

(1年次前期必修)，電子計算機工学 (3年次前期選択)，

電気工学実験n(3年次通年必修).電気設計製図 (4年

次後期選択)で.LSI設計に関連した授業を行っている。

まず.総合ゼミナールでは， トップダウン方式の LSI

設計の流れを.具体的な例を見せながら学んで、もらう 。は

じめに全加算器について，その機能を説明し，VHDL言

語を用いて記述した例を見せる。次に論理合成ツールを用

いて回路を合成し回路図を確認させる。回路を最適化 し

た後， edif形式のネ ットリストに落とし，スタンダー ドセ

• ル方式のレイアウトツールによってマスクパタ ーンを自動

設計すると ころを見せる。更に実際に製造されたチ ップH

を拡大鏡でのぞかせ， 微細な配線等を確認してもらう 。必

要な資料は，後でレポー トを書くときにも参考となる よう，

E データベース上に まとめである。

次に，電子計ー算機工学では. CPU を構成する基本的な

回路，例えば ALU.制御回路などの動作を学んでいるが，

IPデータベースには教育用に簡単化 した 2ピット CPU12'

の VHDLコー ドやシミュレーション結果，合成された回

路図，スタンダー ドセルのレイアウト固などの情報が登録

されている。またこれらを構成する基本的な回路について

も，それぞれ，回路の説明やシミュ レーション結果を検索

し，調べる ことができる。昨年度，新たに教育用として16

ビットCPU を設計し，東京大学大規模集積システム設計

教育研究センタ ー (VDEC)において，チ ップの試作を行

った。試作したチップはモ トロー ラ製. C¥l10S， l.2ミク

ロンで，レイアウ ト方式はスタンダー ドセルを用いている。

図14に設計した16ピッ トCPUのマスクパタ ーンを示す。

》品・9・・e 吸是" .領ζA'ω ，鳴@‘'‘， .. ~臨 - J .1J ~.Qn J曲""'" J四 告J 圃. ~

，町長。岡田"""・4 ヨ"柚 帥

システ・L..LSIIJ!If~IIIPデータベース

図14 16ピットCPU

電気工学実験Eの rVHDL言語を用いた FPGA設計J

という テーマでは，今回構築した LSI設計支援データベ

ースを使って各ツールの使い方を調べる ことができる。 ま

た. VHDL言語，レジスタ ・トランスファレベルのソフ

トコアとして IP化され，データベースに登録されている

カウンタ回路とデコー ダ阿路をダウン ロー ドし，書き換え，

組み合わせる ことにより .自分の学生番号を LEDに順次

表示させるディジタル回路を設計させている。 レポー トの

提出も E データベース上のウェプページから行わせてい

る。

また 4年次後期の電気設計製図では， コンポーネント

化 されたゲー トレベルの回路図を組み合わせる ことに よ

り， より複雑な回路の設計とシミュレーションが可能とな

っている。

- 22

広島工業大学における 1Pを用いた LS1設計教育

4. む す び

本稿では，広島工業大学における 1Pを用いた LS1設計

教育について報告した。今後，更にアンケートを実施して，

VLS1設計に興味を持ったかどうか，設計の概要が理解で

きたかどうか，それぞれの授業のやり方が適切であったか

どうか等を検証する必要がある。またデータベースについ

ては，データ数を現在より増やし，より使いやすい形に更

新していく予定である C

謝辞

本教育研究の一部は，日本私立学校振興・共済事業団

「特色のある教育研究の推進J，およびアルテラ社ユニパー

シティプログラムの支援により行われたものである c また

チップ試作は東京大学大規模集積システム設計教育研究セ

ンターを通し日本モトローラ(帆大日本印刷柑，および京

セラ怖の協力で行われたものである。

参 考文献

1 )桜井貴康，“システム LS1ーアプリケーションと技

術 サイエンスフォーラム， p.14.

2) http://www.jpo-miti.go.jp/saikin/991210_1si.htm

3 )若林一敏，“C 言語からの VLS1高位合成技術"

STARCシンポジウム2000(東京， 2000) 167.

4) 1nternational Technology Roadmap for

Semiconductor 1999 edition， p. 38.

23

5 )鳳紘一郎，平成8年度大規模集積システム設計教育研

究センタ一年報.

6 )川畑敬志，田中 武，“学部課程におけるマイクロエ

レクトロニクス実験平成 3年度電気・情報関連学

会中国支部第42回連合大会講演予稿集， p.342.

?)田中 武，川畑敬志，“広島工業大学における電子デ

パイス教育， 1992年秋季応用物理学会講演会， 17a-

LL-4.

8 )田中 武，大村道郎，“広島工業大学におけるVLS1設

計・プロセス工学教育¥広島工業大学紀要， 34

(2000) 7.

9 )大村道郎，田中 武， JlI畑敬志，“広島工業大学にお

げる集積回路関連設計・プロセス工学教育 II.. ，第47

回応用物理学関係連合講演会， 28a-C-3 (2000).

10)大村道郎，田中 武， "'LS1設計教育のための 1Pデ

ータベース平成12年度電気・情報関連学会中国支

部第51回連合大会予稿集， p. 564 (2000).

11)大村道郎，高田 勇，田中 武，“ 8ビット全加算器

の試作平成11年度東京大学大規模集積システム設

計教育研究センタ一年報， p. 75 (2000).

12)大村道郎，加藤圭太，田中 武，“ 2ビット CPUの

試作

教育研究セン夕一年年牟報， p. 87 (2000).