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WP489 (v1.1) 2019 年 2 月 20 日 japan.xilinx.com 1

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ダイレクト RF サンプリングデータコンバーターと Zynq UltraScale+ RFSoC テクノロジを統合したザイリンクスは、最小フットプリントで柔軟性が高く、かつ低消費電力の無線アプリケーション向けソリューションを提供します。

ホワイトペーパー : ダイレクト RF サンプリングソリューション

WP489 (v1.1) 2019 年 2 月 20 日

適応型ダイレクト RF サンプリングソリューション

概要

ダイレクト RF サンプリングテクノロジは、最新世代のワイヤレスアクセス、 DOCSIS、および広範な航空宇宙/防衛アプリケーションに必要とされる適応性と性能を向上させる画期的な技術です。このテクノロジは、 RF 信号処理の大半をデジタルドメインに移行し、ほとんどのアナログ信号処理を不要にすることで、優れた適応性を実現します [参照 1][参照 2]。一方で、システムの消費電力とフットプリントの削減に対しても市場から大きな圧力があります。その解決策は、先進的な CMOS テクノロジを使用して、 RF サンプリングデータコンバーターを VLSI デバイスに統合することです。ザイリンクスは、幅広い無線アプリケーション向けの、高い柔軟性を持つデジタル信号処理ソリューションを長年提供してきました [参照 3][参照 4]。ダイレクト RF サンプリングデータコンバーターを統合することで、無線開発向けの適応性に優れたプラットフォームを実現し、現在のディスクリートダイレクト RF サンプリングソリューションがもたらす多くの課題にも対応できます。

https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=White_Papers&docId=WP489&Title=%26%2336969%3B%26%2324540%3B%26%2312364%3B%26%2322810%3B%26%2312480%3B%26%2312452%3B%26%2312524%3B%26%2312463%3B%26%2312488%3B%20RF%20%26%2312469%3B%26%2312531%3B%26%2312503%3B%26%2312522%3B%26%2312531%3B%26%2312464%3B%20%26%2312477%3B%26%2312522%3B%26%2312517%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%20&releaseVersion=1.1&docPage=1



次世代無線システムの課題将来の無線アクセス [参照 5]、 DOCSIS、およびレーダーシステムが抱える課題に応えるには、既存の無線アーキテクチャを大きく変更する必要があります。新しいアーキテクチャでは、最新の技術革新を利用して既存スペクトラムの使用効率を引き上げながら、キャリアアグリゲーション (CA) [参照 6]、 Massive MIMO [参照 7]、デジタルビームフォーミング (DBF) などの技法を使用してアダプティブアレイ [参照 8] を実装することでネットワーク容量の向上を図ります。

これらの新しい RF フロントエンド (RFFE) とデジタルフロントエンド (DFE) 間のデータ移動に関連するコストは、新しいテクノロジの商用化に向けて解決すべき大きな課題の 1 つです。もう 1 つの主要な要件は、市場に投入するまでの時間を短縮し、幅広い次世代の新興無線テクノロジの要求に応えるプラットフォームを提供するために、 RFFE の適応性とプログラミング性を向上させることです。

帯域幅増大の問題

シャノン = ハートレーの定理では、ワイヤレスチャネルで送信できる情報量を式 1 のように定義しています。

C = BW x log2 (1 + SNR ) 式 1

簡単に説明すると、 C = B x log2 (1 + SNR) において、 C は容量、 B は信号帯域幅、 SNR はチャネルの信号対ノイズ比 (SN 比) です。情報容量 (C) は、チャネルの帯域幅 (BW) に正比例します。モバイルワイヤレスネットワークで送信されるデータ量は毎年約 50% 増加し [参照 9]、 2020 年までには 30 エクサバイトに達すると言われており、帯域幅の需要もそのペースで増加しています。

DOCSIS 3.1 などの類似の無線テクノロジを使用するほかのネットワークでも、帯域幅に関してこれと同じプレッシャーがあります。 Remote PHY (R-PHY) [参照 10] などの新しいケーブルアーキテクチャと、完全なデジタル光学ネットワークへの移行によって 1Gb/s を超える完全対称型住宅向けデータレートが実現します。

上記すべてのユースケースで、基本となる無線テクノロジは非常に幅広い帯域幅をサポートできなければなりません。サブ 6GHz 帯のモバイル通信の場合、 RFFE はキャリアアグリゲーション用に最大 400MHz (場合によってはそれ以上) の信号帯域幅をサポートしなければならず、 3GHz を超えた利用を可能にするさらに広い帯域幅の連続割り当てにも対応する必要があります。デジタルプリディストーション (DPD) に使用される転送および監視フィードバックパスでは、 RF パワーアンプ (RFPA) を線形化するために 1GHz を超える帯域幅をサポートする必要があります。前述のとおり、新興の完全対称型 DOCSIS 規格をサポートするには類似の帯域幅要件が必要です。 DFE との間で大量のサンプリングデータを送受信して処理するディスクリートデータコンバーターの場合、 I/O インターフェイス上でマルチギガビットサンプルレートがサポートされる必要があります。

図 1 は、ディスクリート RF サンプリングデータコンバーターを使用して広帯域 (1GHz) 2x2 RFFE から DFE に単純にデータを移動させて処理する場合、消費電力コストが高くなることを示しています。データコンバーターに統合されているデジタルダウンコンバーター (DDC) またはデジタルアップコンバーター (DUC) を用いても、大量のデータを DFE との間で送受信する必要があります。各クワッドにあるトランシーバーの I/O 消費電力 (4 レーンで 1W) には、最新の 16nm デバイスに JESD204 プロトコルを実装する場合に関連した消費電力が含まれています。




インターフェイスの消費電力だけでなく、高サンプルレートコンバーターも含めてシステム全体の消費電力を抑える必要があります。外部ギガサンプルデータコンバーターソリューションの消費電力は変わらず高いままです。 DFE 信号処理は最新のディープサブミクロン CMOS テクノロジを採用して消費電力を削減してきましたが、 RF などのアナログコンポーネントは伝統的にそれより古い処理テクノロジを使用してきました。旧式の CMOS および BiCMOS テクノロジは、このような主としてアナログ (Big A) のディスクリートコンポーネントに、適正なコストで必要な性能を提供しました。ただし、「ムーアデジタルの応用が鍵」で説明しているとおり、よりデジタルな SoC (Big D) への移行は、最先端の CMOS テクノロジでデータコンバーターを作成することが今日では商用的に可能であることを意味し、これにより消費電力とコストの大幅な節約が可能です。

アンテナ数の増加

シャノン = ハートレーの定理では、チャネルの帯域幅がワイヤレスチャネルの容量を最も大きく左右するとされています。ほかの制限要因として、チャネルの信号対ノイズ比 (SNR) があります。 SNR を劇的に改善してチャネルの容量増加を可能にする有望な技法は、アクティブフェーズドアレイの使用です。この技法はアレイゲインと呼ばれることもあり、多数のアンテナを使用して信号を効果的にブーストし、干渉やノイズを最小限に抑えます。アンテナ数を増やす手法は、 MIMO 技術を用いるチャネルの容量増加にも使用できます。これによりスペクトラムをさらに割り当てる必要なしに、効果的に帯域幅を増やすことができます [参照 11]。

図 2 は、 8 つのアンテナシステムでディスクリートコンバーターを使用してダイレクト RF サンプリングを実装する際の課題を示しています。 RF サンプリングへの移行により、ヘテロダイン式無線 [参照 12] に通常見られるアナログコンポーネントは取り除かれてフットプリントは削減されています。ただし、ここに示されている 8T8R の実装では、多くのアプリケーションにとってインターフェイスだけでも (消費電力と PCB 配線の点で) コスト増大の要因となります。

X-Ref Target - Figure 1

図 1: JESD204 を使用した外部広帯域データコンバーターへのインターフェイス

External I/O &Interface Protocol IP

External DataConverters / RFICs

ADC

2.5 Watts

DAC

1 .5 Watts

ADC

2.5 Watts

DAC

1.5 Watts

Tran

scei

vers

Tran

scei

vers

JESD204Converter

Interface IP

1 Watt

JESD204Converter

Interface IP

1 Watt

DigitalDesign

DigitalDesign

Xilinx 16nm All Programmable Device

WP489_01_020917




図 2 に示す実装では、1 つの 17mm x 17mm パッケージ内に統合された 4 チャネルの RF サンプリング ADC または DAC を使用するディスクリートアナログフロントエンドソリューションを想定しています。この場合、ディスクリートデータコンバーターのフットプリントは削減できますが、インターフェイスの複雑さや消費電力はほとんど削減されません。実際、 1 つのパッケージに統合するコンバーターの数を増やすと、多数のシリアルトランシーバーレーンを PCB 上の限られた領域に配線することになるため、 PCB にさらにレイヤーが追加される可能性があります。この例では、 DFE と RFFE 間でデータを移動させるためだけに、最大で 4 W の電力が消費されています。また、図 1 の場合と同様、 1 つのクワッドトランシーバーと JESD204 IP の合計消費電力は約 1W です。フェイズドアレイレーダーのように、数百本または数千本のチャンネルを使用できるアプリケーションでチャネル数が増加すると、ディスクリートソリューションは現実的でなくなります。また、ディスクリートアナログフロントエンドデータコンバーターは FPGA 通信用に JESD204 インターフェイスが必要であり、これにより RF 信号の最大帯域幅が制限されます。したがってデータコンバーターの最大ナイキスト帯域幅が使用できなくなります。

高まり続ける適応性へのニーズ

将来の無線アーキテクチャでは、同じ基本ハードウェアで幅広い要求に対応可能なプラットフォームテクノロジが求められます。同じハードウェアを利用して多様な要件や新たな規格に対応することで、ベンダーは新たな市場機会にすばやく反応できます。たとえば 5G システムの場合、 1 種類の無線では次世代の無線アクセスネットワーク (RAN) の多様なニーズに対応できないことがわかってきました。つまり、無線の種類が大幅に増える可能性があります [参照 13]。

ザイリンクスの適応型 SoC および FPGA は、最新世代の無線の DFE およびインターフェイス要件を実装する非常に柔軟なソリューションを提供してきました。ソフトウェア (定義) 無線 (SDR) を実現するにあたり、次世代の無線アンテナにも同じレベルの柔軟性とプログラミング性が備わっていなければなりません。高度に最適化された RF デジタル信号処理エンジン (DDC や DUC など) と組み合わされたダイレクト RF サンプリングは、従来のアナログ周波数変換やフィルタリングに比べてはるかに高い柔軟性を備えています。先進的な CMOS テクノロジを利用することで、優れた消費電力およびコスト効率を発揮する RF 信号処理をデジタルドメインに実装できます。結果として RF サンプリングソリューションは、最大で 2GHz という非常に広い帯域幅を処理できる柔軟な RF フロントエンドを、アナログテクノロジよりはるかに少ない消費電力で実現します。データコンバーターのサンプルレートとアナログ帯域幅を引き上げることで、データコンバーターをアンテナに近づけることができ、信号処理の大部分がデジタルドメインで実行可能となります。結果として、図 3 に示す完全なソフトウェア無線という Mitola 氏のビジョン [参照 14] に近づくことになります。


図 2: 8x8 RFFE から DFE へのインターフェイス

Processing SystemQuad Arm Cortex-A53Dual Arm Cortex-R5

Programmable Logic

35mm x 35mm

Zynq UltraScale+ MPSoC

24W8 TX and 8 RX Channels

GTH12.5Gb/s

GTH12.5Gb/s

GTH12.5Gb/s

GTH12.5Gb/s

4W

JES

D IP

SerialTransceivers

CPRI10/40/100 GE

RF-DAC

JESD

DUC

2 x 17mm x 17mm

WP489_02_021319

RF-ADC

JESD

DDC




ムーアデジタルの応用が鍵ダイレクト RF サンプリングデータ変換により、ムーアの法則がアナログに適用できるようになります。このためアナログRF 信号処理を先進的な CMOS テクノロジの利点を活かすデジタルドメインに移行でき、同じ機能をより小さな領域に低い消費電力で実現できます [参照 1]。先進的な FinFET プロセステクノロジにより、複雑なアナログコンポーネントに比べて回路の電力効率が大幅に向上し、デジタルで実現した新しいアナログ技法が使用できるようになります [参照 15]。

これらのテクノロジで実現された統合は、消費電力削減とチャネル数増という主要な課題に対応できます。さらに、大半の信号処理をデジタルドメインに移行することで、柔軟性と適応性により優れたソリューションが実現します。ザイリンクスの FPGA および SoC ポートフォリオは、数世代にわたり類を見ない柔軟な無線開発プラットフォームを提供してきました [参照 3]。つまり、ザイリンクスデバイスはダイレクト RF サンプリングデータコンバーターの統合に最適なプラットフォームといえます。

RF サンプリング ADC および DAC の利点ダイレクト RF サンプリングには RFFE の複雑さが低減されるという利点もあります (図 4 参照)。 RF-ADC および RF-DAC が高いサンプルレートをサポートすることで、アナログフィルタリングの要件は大幅に簡素化されます。さらに ADC 出力の間引きとフィルタリングによって必要な信号帯域幅のみを抽出することで、デジタルドメインにおけるダイナミックレンジ (SNR) と信号帯域幅間のトレードオフをより望ましい形にできます [参照 1]。また、コンバーターのナイキスト帯域幅の未使用部分を多く使用して、帯域制限ディザーを挿入し、コンバーターの線形性を改善できます。信号調整をデジタルドメインに実装することで、性能および使いやすさが向上します。通過帯域リップル、グループ遅延のばらつき、整合、ローカルオシレーター (LO) リークの問題など、中間周波数 (IF) アプローチにおける従来の RF 減衰は、大幅に削減されるかまたはなくなります。


図 3: Zynq UltraScale+ RFSoC を使用するソフトウェア無線

RF-DAC

PLL

RF-ADC

PLL

BPF

AAF

LNA

Zynq UltraScale+ RFSoC

DUC

DDC

PA

WP489_03_052418




コンバーターの性能を測るメトリクスとしては有効ビット数 (ENOB) が広く使用されています。これは、サンプルレートが低いコンバーター、または中間周波数 (IF) あるいはゼロ中間周波数 (ZIF) アーキテクチャの第 1 ナイキストゾーンでのデータコンバーターの使用が、レシーバーの性能および電力効率の観点から最適なアプローチであることを示唆するものとしてよく引き合いに出されます。

ただし、 ENOB は正しく理解されない可能性があるため、コンバーターのノイズスペクトル密度 (NSD) を評価する方がはるかに便利です。たとえば、 ADC フルスケールの NSD は、レシーバーのブロッカー耐性とダイナミックレンジのより適正な測定値になります [参照 16] [参照 17]。 ENOB の問題は、ノイズと歪みの副作用すべてを 1 つのメトリクスに結合してしまうことです。このような理想的でない要素は、レシーバーにさまざまな形で悪影響を与えるため個別に扱う必要があります [参照 18]。

完全に統合された RF 信号処理フロントエンドダイレクト RF サンプリング ADC および DAC をザイリンクスデバイスに統合すると、 ZIF またはヘテロダインアーキテクチャをベースとする現行の SDR プラットフォームに関連する多くの課題に対応できます。ザイリンクスデバイスは、 DSP、汎用プロセッサ (GPP)、プログラマブルロジック、最適化された RF 信号処理ブロック (DDC と DUC) などを含む機能の豊富なプラットフォームです。

主要な目標はより柔軟な (ソフトウェアでプログラム可能な) 無線を提供することにありますが、統合によって消費電力の高い外部 I/O インターフェイスが不要になります (図 1 参照)。外部 I/O が不要になると、次の課題が解消されます。

既存の SDR ソリューションの重大なボトルネック [参照 19]。 JESD204 インターフェイスの駆動に必要な多数のクロック。 PCB 上のクロック配線とすべてのリンク同期に伴う複雑性。

外部インターフェイスがなくなると、システム消費電力も大幅に削減されます。最新の CMOS テクノロジに基づくダイレクト RF サンプリングの実装も、従来の統合ヘテロダインの実装と比較すると、消費電力とコストの点で非常に好ましいベンチマークを記録しています [参照 17]。図 5 は、ディスクリートソリューションを使用した場合の 36W に対して、 RF サンプリングコンバーターの実装では 9W になる例を示しています。


図 4: スーパーへテロダインレシーバーとダイレクトサンプリングレシーバーの比較

WP489_04_052418


AAF

BPF

DDC

RF-ADC LNA

DDC

Zynq UltraScale+ MPSoC

NCO

I

QADC

AAF VGA

BPF

LO

BPF BPF

LO

LO

High IF Superheterodyne Receiver to a Direct RF-Sampling Receiver

Replaced by Integrated Direct RF Subsystem

LNA




図 5 からわかるとおり、図 2 と比較すると、このレベルの統合がもたらす影響はかなり大きいことが明白です。多数のコンバーターを統合することで、はるかに小さいフットプリント内に多くのチャネルを実現でき、「次世代無線システムの課題」で説明した Massive MIMO やデジタルビームフォーミングなど多くの先進的な伝送技術が実用化可能となります。またフェーズドアレイレーダーシステムでは、フル/パーシャルデジタルビームフォーミング技術の活用や、気象予報と航空アプリケーションなどのように複数に対応できる多機能レーダーも実現します。 RF サンプリングデータコンバーターの統合により、こういったマルチチャネルシステムの消費電力とフットプリントを 50％以上削減できます。

16nm FinFET テクノロジでの高性能データコンバーターの実装

ザイリンクスは、最先端 16nm FinFET CMOS テクノロジをベースにした高性能データコンバーターの構築に多大な投資をしてきました。現在、量産体制へと移行した Zynq UltraScale+ RFSoC ファミリ (1) は、オンチップサンプルクロック合成にデジタル処理技術と低位相ノイズ PLL を使用する最先端のダイレクト RF サンプリングデータコンバーターを統合しています [参照 20] [参照 21] [参照 23]。データコンバーターは、低位相ノイズクロッキングブロックおよび専用のデジタル信号処理ブロックと共に 2 つまたは 4 つのコンバーターを含むタイル内に配置されています。図 6 に RFSoC に統合された RF-DAC タイルを、図 7 に RFSoC に統合された RF-ADC タイルを示します。より大規模なデバイスには、 16 個の RF-DAC と 16 個の RF-ADC が統合されています。


図 5: Zynq UltraScale+ RFSoC ベースの RF フロントエンド

1. 詳細は、 http://japan.xilinx.com/rfsoc を参照してください。

Processing SystemQuad ARM Cortex-A53Dual ARM Cortex-R5

35mm x 35mm


SerialTransceivers

CPRI10/40/100 GE

WP489_05_052418

8 TX ChannelsRF-DAC

DUC

RF-DAC

DUC

8 RX ChannelsRF-ADC

DDC

RF-ADC

DDC

9W

http://japan.xilinx.com/rfsochttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=White_Papers&docId=WP489&Title=%26%2336969%3B%26%2324540%3B%26%2312364%3B%26%2322810%3B%26%2312480%3B%26%2312452%3B%26%2312524%3B%26%2312463%3B%26%2312488%3B%20RF%20%26%2312469%3B%26%2312531%3B%26%2312503%3B%26%2312522%3B%26%2312531%3B%26%2312464%3B%20%26%2312477%3B%26%2312522%3B%26%2312517%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%20&releaseVersion=1.1&docPage=7



RF-DAC は 14 ビットの 6.55GSPS コンバーターで、 4GHz の RF 出力帯域幅をサポートしています。これは 3.5GHz の出力キャリア周波数で通常 -160dBm/Hz のノイズスペクトル密度 (NSD) を達成します。 RF-ADC は 12 ビットの 4GSPS コンバーターで、 4GHz の RF 入力帯域幅をサポートしています。これは 3.5GHz の入力トーンで通常 -153dBm/Hz のノイズスペクトル密度 (NSD) を達成します。 Zynq UltraScale+ RFSoC は、これらのタイルを使用してデジタルアップ/ダウンコンバーターを含む 8T8R 構成 (16 データコンバーター ) をサポートし、フルサンプルレートで 9W 以下の消費電力を実現します。


図 6:単一の 6.55GSPS RF‐DAC タイル


図 7:単一の 4GSPS RF‐ADC タイル

WP489_06_013119

DUC

90˚

0˚

NCO

Q

Q

I

IDAC

6.55GSPS 14-bits

50Ω

100Ω

PLL

50Ω DAC_AVTT

DAC_CLK_N

DAC_CLK_PSampling / Ref Clock

(24MHz - 6.55GHz)

VOUT3_P

VOUT3_N

DAC6.55GSPS 14-bits

VOUT3_P

VOUT3_N

50Ω50Ω

VOUT1_P

DAC_AVTT

DAC6.55GSPS 14-bits

DAC6.55GSPS 14-bits

VOUT1_N

VOUT0_P

VOUT0_N

NCO

90˚

0˚

90˚

0˚

NCO

Q

Q

I

I

NCO

90˚

0˚

WP489_07_052918

ADC 234GSPS 12-bits

100Ω

100Ω

PLL

VCM23

ADC_CLK_N

ADC_CLK_PSampling / Ref Clock

(245MHz - 4GHz)

VIN23_P

VIN23_N

VIN01_PADC 014GSPS 12-bits

VCM01

VIN01_N

DDC

Q

I

NCO

90˚

0˚

Q

I

NCO

90˚

0˚

BUF

100ΩBUF




次世代製品

ザイリンクスは、この第 1 世代目のデータコンバーター技術を基盤に開発を続け、性能向上とソリューションコスト削減の両方に大きく貢献しています。

Zynq UltraScale+ RFSoC Gen 2 は、 RF アナログ帯域幅を 5GHz まで拡張し、アジアにおける 5G NR 帯の開発スケジュールに対応します。

Zynq UltraScale+ RFSoC Gen 3 ファミリは、 RF アナログ帯域幅をさらに 6GHz まで拡張し、10GSPS サンプルレートの RF-DAC と最大 5GSPS サンプルレートで 14 ビット分解能の RF-ADC を搭載しています。データコンバーターは、 5G に不可欠なサブ 6GHz 帯のダイレクト RF サンプリングをサポートすることで、レーダーアプリケーションの L 帯、 S 帯、および C 帯に対してより広範なカバレッジを提供します。広帯域幅であるほど、新しい 5G のミリ波帯に対してより高速な IF をサポートできるため、 RF ラインナップのコスト削減と簡素化につながります。

Zynq UltraScale+ RFSoC Gen3 デバイスには、アナログ/RF 性能が強化されたコンバーターが搭載されている上に、専用のデジタル信号処理 (デジタルダウンコンバーター /デジタルアップコンバーター ) も統合されているため、ソリューションコストや消費電力のさらなる削減が可能になります。また、クロック要件も大幅に簡素化されているため、多くのシステムで必要となる外部の高周波サンプリングクロックや基準クロックの数を減らすことができます。これにより、多チャネルシステムにおいて、クロックの生成や分配にかかる消費電力およびコストを大幅に削減できます。

無線開発の包括的なプラットフォーム

シリコンは、重要ではありますが、プラットフォームソリューションの半分を占めるに過ぎません。無線ソリューションのデザインと検証のための統合ツールフロー全体が重要です。ザイリンクスは、ロジックデザイン、組み込みソフトウェア開発、シミュレーションを包含する、包括的なツールフローを提供しています。図 8 では、最大 32 個の RF サンプリングコンバーターを含むデータコンバーターサブシステムをデザインに追加するという複雑な作業がいかに軽減できるかを示しています。直感的なインターフェイスを提供するシンプルな GUI を利用することで、確実なタイミングとインターフェイスを備えたコンバーターを構成し、インスタンシエートできます。 FPGA/HDL の設計経験がなくても、短時間でコンバーターを構成してデザインに追加することができます。動作時に設定変更が必要な場合でも、 API や SW ドライバーによって簡単に可能です。

ザイリンクスの包括的な開発ツールの概要は、ザイリンクスウェブサイトの「開発者ゾーン」 [参照 24] を参照してください。ザイリンクスの SoC および FPGA テクノロジは、システムレベルで作業するソフトウェアエンジニアや設計者を含め、幅広い分野のエンジニアにとって一層利用しやすいものになっています。ツールで高度な抽象化がサポートされているため C/C++ を使用して設計を開始でき [参照 25]、Mathworks 社の MATLAB® および Simulink® などを利用したさらに高度な抽象化も可能です [参照 25]。


図 8: RF データコンバーターの Vivado ツールサポート

WP489_08_052918

ProcessorSystem

CustomIP

RF Data Converter IP

AXIStream

Interface

DD

CD

UC

ADC

DAC

Data Converter Configuration GUI

SW Drivers

Zynq UltraScale + RFSoC




プログラマブルプラットフォーム上で開発する主な利点の 1 つは、量産で使用されるのと同じシリコン上で RFFE を含むデザインを確認して検証できることです。 DFE と RFFE の協調検証は、共通の設計プラットフォームを使用することで以前よりはるかにシームレスかつ簡単になりました。また、評価およびプロトタイピングプラットフォームも提供されており、これらは開発ツールに完全統合されています。たとえば、 Zynq UltraScale+ RFSoC の ZCU111 評価ボードは、プロトタイプ作成やデータコンバーターの性能評価に最適です。(1)

まとめ次世代無線ソリューションの展開には独自の課題があります。より広い帯域幅とさらに多くのチャネル数とを組み合わせるため、 DFE と RFFE 間のインターフェイスを排除する必要があることは明らかです。同時に、幅広い無線タイプのサポートが必要になります。市場投入時間を短縮して開発コストを削減する、単一の柔軟なプラットフォームが必要です。

ザイリンクスの Zynq UltraScale RFSoC ファミリベースのプラットフォームと統合された RF サンプリングデータコンバーターは、これらの課題に応える魅力的なソリューションです。この強力なテクノロジは、まだ実現していない単一デバイス上での真の SDR 実装に最も近いソリューションです。

詳細は、 japan.xilinx.com/RFSoC を参照してください。

1. Zynq UltraScale+ RFSoC ZCU111 評価キット

https://japan.xilinx.com/products/boards-and-kits/zcu111.htmljapan.xilinx.com/RFSoChttps://japan.xilinx.com/products/silicon-devices/soc/rfsoc.htmlhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=White_Papers&docId=WP489&Title=%26%2336969%3B%26%2324540%3B%26%2312364%3B%26%2322810%3B%26%2312480%3B%26%2312452%3B%26%2312524%3B%26%2312463%3B%26%2312488%3B%20RF%20%26%2312469%3B%26%2312531%3B%26%2312503%3B%26%2312522%3B%26%2312531%3B%26%2312464%3B%20%26%2312477%3B%26%2312522%3B%26%2312517%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%20&releaseVersion=1.1&docPage=10



参考資料注記: 日本語版のバージョンは、英語版より古い場合があります。1. Umesh Jayamohan、Analog Devices 社技術記事: 『Not Your Grandfather’s ADC: RF Sampling ADCs Offer Advantages in Systems

Design』2. Tommy Neu、 Texas Instruments 社のホワイトペーパー、 2015 年 5 月: 『Direct RF conversion: From vision to reality』 3. IEEE、『Proceedings of the IEEE』、 Vol. 103、 No. 3、 2015 年 3 月: 『Software-Defined Radio: Bridging the Analog–Digital Divide』4. ザイリンクスのホワイトペーパー『Enabling High-Speed Radio Designs with Xilinx FPGAs and SoCs』 (WP445)5. ザイリンクスのホワイトペーパー『5G に向けて: 次世代ワイヤレスシステムに対応するザイリンクスソリューションと

実現技術』 (WP476: 英語版、日本語版)6. Jeanette Wannstrom、 3GPP The Mobile Broadband Standard、ウェブサイトページ、 2017 年 1 月にアクセス : 『Carrier

Aggregation Explained』7. Ove Edfors、 Lund University (2015 年 8 月に公開の YouTube ビデオ)、 2017 年 1 月にアクセス : 『Understanding Massive

MIMO in Roughly Two Minutes』8. ウィキペディア、記事、 2017 年 1 月にアクセス : 『Phased Array』9. Cisco 社ホワイトペーパー : 『Cisco Visual Networking Index: Global Mobile Data Traffic Forecast Update, 2015–2020』10. CableLabs 社リモート PHY の仕様: https://apps.cablelabs.com/specification/CM-SP-R-PHY11. Hermann Lipfert (2007 年 8 月) 『MIMO OFDM Space Time Coding – Spatial Multiplexing, Increasing Performance and Spectral

Efficiency in Wireless Systems, Part I Technical Basis』 (テクニカルレポート )。 Institut für Rundfunktechnik12. Maxim Integrated 社アプリケーションノート 6063、『LTE-LTE-A Release 12 Transmitter Architecture: Analog Integration』

https://www.maximintegrated.com/en/app-notes/index.mvp/id/6063

13. METIS Deliverable 6.6、『Final report on the METIS 5G system concept and technology roadmap』14. Joe Mitola、 IEEE Communications Magazine、 1995 年 5 月: 『The Software Radio Architecture』 15. Boris Murmann、 IEEE Micro、第 26 巻、発行: 2006 年 3 月 2 日: 『Digitally Assisted Analog Circuits』16. Gabriele Manganaro、 David H. Robertson、 Analog Devices 社『Use Noise Spectral Density to Evaluate ADCs in Software-Defined

Systems』17. Ramon Gomez、 IEEE Transactions on Circuits and Systems、 Vol. 63、 No. 8、 2016 年 8 月: 『Theoretical Comparison of

Direct-Sampling versus Heterodyne RF Receivers』18. Scott Kulchycki、 National Semiconductor、 EETimes RF & Microwave Designline による再販: 『Software Defined Radio: Don’t

Talk to Me about ENOBs, Part 1』および同じ資料内の『Part 2』19. George Sklivanitis ほか、 IEEE Communications Magazine、 2016 年 1 月: 『Addressing Next-Generation Wireless Challenges with

Commercial Software-Defined Radio Platforms』20. Bruno Vaz ほか、 ISSCC 2017: 『A 13b 4GS/s Digitally-Assisted Dynamic 3-Stage Asynchronous Pipeline-SAR ADC』 21. Christophe Erdmann ほか、ISSCC 2017: 『A 330mW 14-bit 6.8GS/s dual-mode RF-DAC in 16nm FinFET achieving -70.8dBc ACPR

in a 20MHz channel at 5.2GHz』 22. Didem Turker et al.ISSCC 2018 『A 7.4-to-14GHz PLL with 54fsrms jitter in 16nm FinFET for integrated RF-data-converter SoCs』 23. ザイリンクスウェブサイトページ: ハードウェア最適化24. ザイリンクスウェブサイトページ: Vivado® HLS 入門25. ザイリンクスウェブサイトページ: System Generator の紹介

http://www.analog.com/media/en/technical-documentation/technical-articles/not-your-grandfathers-adc-rf-sampling-adcs-offer-advantages-in-systems-design.pdfhttp://www.analog.com/media/en/technical-documentation/technical-articles/not-your-grandfathers-adc-rf-sampling-adcs-offer-advantages-in-systems-design.pdfhttp://www.ti.com/lit/slyy068http://ieeexplore.ieee.org/abstract/document/7086416/https://japan.xilinx.com/support/documentation/white_papers/wp445_hi-speed-radio-design.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=white_papers;d=wp476-toward-5g.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=white_papers;d=j_wp476-toward-5g.pdfhttp://www.3gpp.org/technologies/keywords-acronyms/101-carrier-aggregation-explainedhttp://www.3gpp.org/technologies/keywords-acronyms/101-carrier-aggregation-explainedhttps://www.youtube.com/watch?v=XBb481RNqGwhttps://www.youtube.com/watch?v=XBb481RNqGwhttps://en.wikipedia.org/wiki/Phased_arrayhttps://en.wikipedia.org/wiki/Phased_arrayhttp://www.cisco.com/c/en/us/solutions/collateral/service-provider/visual-networking-index-vni/mobile-white-paper-c11-520862.pdfhttps://apps.cablelabs.com/specification/CM-SP-R-PHYhttp://www.edn.com/Pdf/ViewPdf?contentItemId=4438980https://www.cablelabs.com/wp-content/uploads/specdocs/CM-SP-R-PHY-I01_150615.pdfhttp://www.irt.de/webarchiv/showdoc.php?z=OTAyIzEwMDYwMTMxMCNwZGY=http://www.irt.de/webarchiv/showdoc.php?z=OTAyIzEwMDYwMTMxMCNwZGY=https://www.maximintegrated.com/en/app-notes/index.mvp/id/6063https://www.metis2020.com/wp-content/uploads/deliverables/METIS_D6.6_v1.pdfhttps://ieeexplore.ieee.org/document/393001 https://ieeexplore.ieee.org/document/1624325/http://www.analog.com/en/technical-articles/use-noise-spectral-density-to-evaluate-adcs-in-software-defined-systems.html http://www.analog.com/en/technical-articles/use-noise-spectral-density-to-evaluate-adcs-in-software-defined-systems.html http://ieeexplore.ieee.org/document/7516638/http://ieeexplore.ieee.org/document/7516638/http://i.cmpnet.com/rfdesignline/2010/09/807_ENOBS_pt1.pdfhttp://i.cmpnet.com/rfdesignline/2010/09/807_ENOBS_pt1.pdfhttp://i.cmpnet.com/rfdesignline/2010/09/808_ENOBS_pt2.pdfhttp://ieeexplore.ieee.org/abstract/document/7378427/?section=abstracthttp://ieeexplore.ieee.org/abstract/document/7378427/?section=abstracthttps://ieeexplore.ieee.org/document/7870368/ https://ieeexplore.ieee.org/document/7870370/https://ieeexplore.ieee.org/document/7870370/https://ieeexplore.ieee.org/document/8310342/https://japan.xilinx.com/products/design-tools/hardware-zone.htmlhttps://japan.xilinx.com/video/hardware/getting-started-vivado-high-level-synthesis.htmlhttps://japan.xilinx.com/video/hardware/introduction-to-system-generator.htmlhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=White_Papers&docId=WP489&Title=%26%2336969%3B%26%2324540%3B%26%2312364%3B%26%2322810%3B%26%2312480%3B%26%2312452%3B%26%2312524%3B%26%2312463%3B%26%2312488%3B%20RF%20%26%2312469%3B%26%2312531%3B%26%2312503%3B%26%2312522%3B%26%2312531%3B%26%2312464%3B%20%26%2312477%3B%26%2312522%3B%26%2312517%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%20&releaseVersion=1.1&docPage=11



改訂履歴次の表に、この文書の改訂履歴を示します。

免責事項本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。

ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせ

る義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。

一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計さ

れたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または

貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの右下にある[フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。

日付バージョン内容

2019 年 2 月 20 日 1.1 タイトルと概要を更新。全体に Zynq UltraScale+ RFSoC ポートフォリオの詳細を追加。図 1 および図 2 を更新。

2017 年 4 月 27 日 1.0.1 図 2 の誤字修正。

2017 年 2 月 17 日 1.0 初版

mailto:[email protected]://japan.xilinx.com/legal.htm#toshttps://japan.xilinx.com/legal.htm#toshttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=White_Papers&docId=WP489&Title=%26%2336969%3B%26%2324540%3B%26%2312364%3B%26%2322810%3B%26%2312480%3B%26%2312452%3B%26%2312524%3B%26%2312463%3B%26%2312488%3B%20RF%20%26%2312469%3B%26%2312531%3B%26%2312503%3B%26%2312522%3B%26%2312531%3B%26%2312464%3B%20%26%2312477%3B%26%2312522%3B%26%2312517%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%20&releaseVersion=1.1&docPage=12

適応が多ダイレクト RF サンプリングソリューション次世代無線システムの課題帯域幅増大の問題アンテナ数の増加高まり続ける適応性へのニーズ

ムーアデジタルの応用が鍵RF サンプリング ADC および DAC の利点完全に統合された RF 信号処理フロントエンド16nm FinFET テクノロジでの高性能データコンバーターの実装

次世代製品無線開発の包括的なプラットフォーム

まとめ参考資料改訂履歴免責事項自動車用のアプリケーションの免責条項

/ColorImageDict > /JPEG2000ColorACSImageDict > /JPEG2000ColorImageDict > /AntiAliasGrayImages false /CropGrayImages true /GrayImageMinResolution 300 /GrayImageMinResolutionPolicy /OK /DownsampleGrayImages true /GrayImageDownsampleType /Bicubic /GrayImageResolution 300 /GrayImageDepth -1 /GrayImageMinDownsampleDepth 2 /GrayImageDownsampleThreshold 1.50000 /EncodeGrayImages true /GrayImageFilter /DCTEncode /AutoFilterGrayImages true /GrayImageAutoFilterStrategy /JPEG /GrayACSImageDict > /GrayImageDict > /JPEG2000GrayACSImageDict > /JPEG2000GrayImageDict > /AntiAliasMonoImages false /CropMonoImages true /MonoImageMinResolution 1200 /MonoImageMinResolutionPolicy /OK /DownsampleMonoImages true /MonoImageDownsampleType /Bicubic /MonoImageResolution 1200 /MonoImageDepth -1 /MonoImageDownsampleThreshold 1.50000 /EncodeMonoImages true /MonoImageFilter /CCITTFaxEncode /MonoImageDict > /AllowPSXObjects false /CheckCompliance [ /None ] /PDFX1aCheck false /PDFX3Check false /PDFXCompliantPDFOnly false /PDFXNoTrimBoxError true /PDFXTrimBoxToMediaBoxOffset [ 0.00000 0.00000 0.00000 0.00000 ] /PDFXSetBleedBoxToMediaBox true /PDFXBleedBoxToTrimBoxOffset [ 0.00000 0.00000 0.00000 0.00000 ] /PDFXOutputIntentProfile () /PDFXOutputConditionIdentifier () /PDFXOutputCondition () /PDFXRegistryName () /PDFXTrapped /False

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