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Université de Montréalالجمھوریة الجزائریة الدیمقراطیة الشعبیةRépublique Algérienne Démocratique et Populaire

وزارة التعلیم العالي و البحث العلميMinistère de l’Enseignement Supérieur et de la Recherche Scientifique

Université Mohamed Khider Biskra

Faculté des Sciences et de la Technologie

Département de Génie ElectriqueFilière d’Automatique

Support de cours du module :

Préparé par : Dr. MEGHERBI Hassina

Pour les étudiants de licence

Option : - Automatique

Année universitaire : 2014-2015

Electronique Numérique:Logique Combinatoire

بسكرةخیضردمحمةعمجا

التكنولوجیاوالعلومةكلی

الكھربائیةالھندسة:قسم

لیــــــــةاآل: شعبة

Electronique numériquelogique combinatoire MEGHERBI Hassina

i

Table des matières

1 ALGEBRE DE BOOLE ET FONCTION LOGIQUE 1

1.1 Electronique numérique 1

1.2 Système numérique 1

1.3 Algèbre de Boole (algèbre binaire) 2

1.4 Définitions de base 2

1.4.1 Etats logiques 2

1.4.2 La logique positive 2

1.4.3 La logique négative 2

1.4.4 Variable logique 3

1.4.5 Opérations logiques de base 3

1.4.6 Opérations logiques dérivées des opérations de base 3

1.4.7 Fonction logique 4

1.4.8 La porte logique 4

1.4.9 Symboles Normalisés des Portes Logiques 4

1.5 Les propriétés des fonctions logiques de base 7

1.6 Propriété des fonctions logiques dérivées 7

1.6.1 NAND et NOR (Théorèmes de De Morgan) 7

1.6.2 XOR 7

1.6.3 XNOR 8

1.7 Universalité des portes NOR et NAND 8

1.8 Formes d'écriture des fonctions logiques 9

1.8.1 Définitions 9

1.8.2 La première forme canonique 9

1.8.3 La seconde forme canonique 10

1.8.4 La forme simplifiée 10

1.8.5 Le passage de la table de vérité vers l’expression logique sous forme canonique 10

1.9 Méthodes de simplification des fonctions logiques 11

Électronique numériquelogique combinatoire MEGHERBI Hassina

ii

1.9.1 La méthode algèbrique 11

1.9.2 La méthode graphique 12

1.10 La procédure de simplification par la méthode de Karnaugh 12

2 ANALYSE ET SYNTHESE DES SYSTEMES COMBINATOIRES 16

2.1 Synthèse des Systèmes Combinatoires 16

2.1.1 Description logique du problème 16

2.1.2 Réalisation du circuit logique 18

2.2 Exemple de synthèse d’un circuit logique combinatoire 19

2.2.1 Enoncé du problème*

19

2.2.2 Solution 19

2.3 Analyse des systèmes combinatoires 22

2.4 Exercices d'application d’analyse des circuits logiques: 24

3 SYSTEMES DE NUMERATION ET CODES 25

3.1 Systèmes de Numération 25

3.1.1 Conversion d'un système de numération (SN) de base B au SN décimal 25

3.1.2 Conversion du SN binaire au SN de base B=2k, k>1 et inversement 25

3.1.3 Conversion de l'hexadécimal à l'octal et inversement 27

3.1.4 Conversion du SN décimal au SN binaire 27

3.2 Le SN binaire et les systèmes numériques 28

3.2.1 Pourquoi le SN binaire dans les systèmes numériques? 28

3.2.2 Représentation non-signée 29

3.2.3 Représentation signe-grandeur 29

3.2.4 Représentation complément à 1 (complément restreint) 30

3.2.5 Représentation complément à 2 (complément vrai) 30

3.2.6 Représentation binaire des nombres réels 31

3.2.7 Conversion de la partie fractionnaire d'un nombre en SN décimal au SN binaire 33

3.3 Les Codes Binaires 33

3.3.1 Code Décimal Codé Binaire (DCB): 34


iii

3.3.2 Code excédant 3 (XS3) 34

3.3.3 Code 'p' parmi 'n' 34

3.3.4 Code Aïken 34

3.3.5 Code Gray ou binaire réfléchie ( ou encore le code cyclique) 35

3.4 Les codes pondérés et non-pondérés: 36

4 CIRCUITS INTEGRES (CIS) NUMERIQUES, LEURS FAMILLES ET SES

CARACTERISTIQUES 38

4.1 Définition 38

4.2 Terminologies des CIs Numériques 39

4.3 Classification des CIs 42

4.3.1 Classification des CIs selon la complexité du circuit 42

4.3.2 Classification des CIs selon l’écoulement du courant 42

4.3.3 Classification des CIs selon le type de transistors 43

4.3.4 Série TTL 44

4.3.5 Série CMOS 45

5 LES FONCTIONS COMBINATOIRES USUELLES ET LEURS CIRCUITS 47

5.1 La Fonction de Blocage 47

5.2 La fonction d'aiguillage de l'information (multiplexage) et de démultiplexage 48

5.2.1 Multiplexage 48

5.2.2 Exemple de circuit intégré de MUX 49

5.2.3 Applications des multiplexeurs 50

5.2.4 Démultiplexage 51

5.2.5 Exemple de circuit intégré de DEMUX 74138 53

5.2.6 Extension des circuits démultiplexeurs 53

5.3 Les Fonctions de Codage, de Décodage et de Transcodage 54

5.3.1 Le codage 54

5.3.2 Exemples de circuits intégrés de codage 54

5.3.3 Le décodage 57


iv

5.3.4 Exemple de circuit intégré de décodeur 7442 57

5.3.5 Applications des décodeurs 58

5.3.6 Exemple de réalisation des fonctions logiques par un décodeur 58

5.3.7 Le transcodage 59

5.4 La Fonction de Comparaison 60

5.4.1 La fonction de comparaison d'égalité ou d'inégalité 60

5.4.2 Extension des circuits de comparateurs 62

5.4.3 Générateur et contrôleur de parité 63

5.5 Les Fonctions Arithmétiques 64

5.5.1 L’Addition 64

5.5.2 Demi-additionneur 64

5.5.3 Additionneur complet 65

5.5.4 Addition de deux nombres binaires non-signés 66

5.5.5 Additionneur avec une retenue à propagation série 66

5.5.6 Additionneur à retenue anticipée 67

5.5.7 La soustraction 68

5.5.8 Demi-soustracteur 68

5.5.9 Soustracteur complet 69

BIBLIOGRAPHIE 71


v

Liste des figures

Figure 1.1. La configuration d’un circuit combinatoire.............................................................. 1

Figure 1.2 La configuration d’un circuit séquentiel.................................................................... 2

Figure 1.3. La logique positive contre la logique négative......................................................... 3

Figure 1.4 Exemple de tableau de Karnaugh ............................................................................ 12

Figure 2.1 Les étapes de synthèse des systèmes combinatoire................................................. 16

Figure 2.2 Le logigramme de la fonction P .............................................................................. 18

Figure 2.3 Le système de cuve à commander. .......................................................................... 19

Figure 2.4 Simplification de la fonction de chauffage R .......................................................... 22

Figure 2.5 Simplification de la fonction de remplissage V ...................................................... 22

Figure 2.6 Le logigramme du circuit de commande du système de cuve................................. 22

Figure 2.7 Quelques circuits logiques à analyser...................................................................... 24

Figure 3.1 Exemple de conversion d’un nombre décimal en binaire. ...................................... 28

Figure 3.2 Procédure de construction du tableau du code Gray ............................................... 36

Figure 4.1 Le boîtier DIP. ......................................................................................................... 38

Figure 4.2 Le boîtier plat. ......................................................................................................... 38

Figure 4.3 Le boîtier à montage de surface............................................................................... 38

Figure 4.4 Les paramètres de tension du CI. ............................................................................ 39

Figure 4.5 Les paramètres de courant du CI. ............................................................................ 40

Figure 4.6 Les temps de propagation du CI.............................................................................. 40

Figure 4.7 Chronogramme d’un circuit inverseur à entrées Trigger de Schmith. .................... 41

Figure 4.8 Classification des CIs selon l’écoulement du courant. ............................................ 42

Figure 4.9 Classification des CIs selon le type de transistors................................................... 43

Figure 4.10 Code de désignation des CIs de la série TTL........................................................ 44

Figure 4.11 CI à collecteur ouvert. ........................................................................................... 45

Figure 4.12 La réalisation du ET cablé par des CIs à collecteur ouvert. .................................. 45

Figure 5.1 Configuration du circuit de blocage. ....................................................................... 47

Figure 5.2 Un circuit de blocage élémentaire. .......................................................................... 48

Figure 5.3 Un circuit de blocage à base de circuits de blocage élémentaires. .......................... 48


vi

Figure 5.4 Schéma général d’un circuit de multiplexage. ........................................................ 48

Figure 5.5 Le circuit intégré 74151........................................................................................... 49

Figure 5.6 Description générale du circuit 74151..................................................................... 49

Figure 5.7 Schéma logique du circuit 74151. ........................................................................... 49

Figure 5.8 Description général d’un circuit de démultiplexage................................................ 51

Figure 5.9 Le circuit intégré du 74LS138. ................................................................................ 52

Figure 5.10 Description général du circuit intégré 74LS138.................................................... 52

Figure 5.11 Exemple d’un DEMUX à 32 sorties réalisé avec1 DEMUX à 4 sorties et 4

DEMUX à 8 sorties........................................................................................................... 53

Figure 5.12 Le circuit intégré du 74LS148............................................................................... 54

Figure 5.13 Description du circuit intégré 74LS148 ................................................................ 55

Figure 5.14 Le circuit intégré du 74147.................................................................................... 56

Figure 5.15 Description du circuit 74 147 ................................................................................ 56

Figure 5.16 Le circuit intégré du 7442...................................................................................... 57

Figure 5.17 Description du circuit 7442 ................................................................................... 57

Figure 5.18 Principe d’application du décodeur dans le démultiplexage. ................................ 58

Figure 5.19 Association des lignes d’adresse du décodeur aux variables de la fonction à

réaliser............................................................................................................................... 59

Figure 5.20 Réalisation des fonctions à base d’un décodeur et des portes OR ........................ 59

Figure 5.21 Le circuit intégré du 74LS85................................................................................. 60

Figure 5.22 Description du circuit 74LS85............................................................................... 61

Figure 5.23 Extension de comparateur par un montage cascades ............................................ 62

Figure 5.24 Extension de comparateur par un montage en parallèle ........................................ 62

Figure 5.25 Système de transmission des données muni d’un générateur et d’un contrôleur de

parité ................................................................................................................................. 63

Figure 5.26 Description général d’un demi-additionneur......................................................... 64

Figure 5.27 Réalisation d’un demi-additionneur ...................................................................... 64

Figure 5.28 Description général d’un additionneur complet. ................................................... 65

Figure 5.29 La réalisation du circuit logique d’un additionneur complet................................. 65

Figure 5.30 Principe d’additionnement binaire ........................................................................ 66

Figure 5.31 Additionneur avec une retenue à propagation série .............................................. 66


vii

Figure 5.32 Additionneur 4 bits à retenue anticipée ................................................................. 67

Figure 5.33Description général d’une demi-soustraction......................................................... 69

Figure 5.34 Réalisation du circuit logique du demi-soustracteur. ............................................ 69

Figure 5.35Description général d’un soustracteur complet ...................................................... 69

Figure 5.36 Réalisation du circuit logique du soustracteur complet......................................... 70


viii

Liste de tableaux

Tableau 1.1 Exemples de variables logiques. ............................................................................. 3

Tableau 1.2 Table de vérité de la fonction ܨ) . ( + ))......................................................... 4

Tableau 1.3 Récapitulatif des fonctions logiques élémentaires, leurs tables de vérité et

symboles. ............................................................................................................................ 6

Tableau 1.4 Les propriétés des fonctions logiques de bases....................................................... 7

Tableau 1.5 Les mintermes et les maxtermes en cas de 2 deux variables .................................. 9

Tableau 2.1 La table de vérité des sorties du circuit de commande du système de cuve. ........ 22

Tableau 3.1 Description des systèmes de numération les plus utilisés..................................... 26

Tableau 3.2 les nombres binaires de 3 bits en représentation signe-grandeur......................... 30

Tableau 3.3 Les nombres binaires écrient sur 3 bits en représentation complément à 2. ......... 31

Tableau 3.4 Exemple de représentation en virgule fixe sur 6 bits dont 4 bits pour la partie

entière................................................................................................................................ 32

Tableau 3.5 La représentation en code Gray des nombres écrient sur 4 bits............................ 35

Tableau 3.6 Exemples de quelques codes non pondérés et des codes pondérés avec leur poids

de pondération................................................................................................................... 37

Tableau 4.1 Classification des CIs selon la complexité du circuit. .......................................... 42

Tableau 4.2 Caractéristiques types des séries TTL................................................................... 44

Tableau 4.3 Caractéristiques types des séries CMOS............................................................... 46

Tableau 5.1 Table de fonctionnement du circuit 74151. .......................................................... 50

Tableau 5.2 La table de fonctionnement du DEMUX 74LS138. ............................................. 52

Tableau 5.3 La table de fonctionnement du circuit 74148........................................................ 55

Tableau 5.4 La table de fonctionnement du codeur 74147....................................................... 56

Tableau 5.5 La table de fonctionnement du codeur Decimal-BCD 7442................................. 58

Tableau 5.6 La table de fonctionnement du comparateur 7485................................................ 61

Tableau 5.7 La table de fonctionnement du comparateur 7485................................................ 61

Tableau 5.8 Table de vérité de Pi et Gi..................................................................................... 68


1

Chapitre 1 Algèbre de Boole et Fonction Logique

1.1 Electronique numérique

Electronique numérique est l’ensemble de définitions mathématiques (plus particulièrement

des règles logiques), d’outils de calculs, de concepts permettant d’analyser (comprendre) et de

synthétiser (construire) des systèmes numériques.

1.2 Système numérique

Le système numérique est un ensemble de dispositifs ne comportant que quelques états stables

(classiquement 2). Par exemple, Microprocesseur, Calculette, Montre numérique,……

Les dispositifs composant les systèmes numériques peuvent fonctionner selon soit une logique

combinatoire soit sous une logique séquentielle.

En logique combinatoire, la ou les sorties du système ne dépendent que de la combinaison

des entrées, Figure 1.1. La même cause (même combinaison de valeurs des entrées) produit

toujours le même effet (même valeurs des sorties), et l'effet disparaît lorsque la cause

disparaisse.

En Logique séquentiel, la ou les sorties du système dépendent de la combinaison des entrées

et de l'état précédent des sorties, Figure 1.2. Une même cause (même combinaison de valeurs

des entrées) peut produire des effets différents à la sortie. Dans cette logique, le temps peut

être une cause déclenchante, et l'effet peut persister si la cause disparaît.

Figure 1.1. La configuration d’un circuit combinatoire

Sl = f(e1, e2, …en) ; l=1 ,2 ,…, m

e1

en

S1

Sm

Circuit

CombinatoireEntrées Sorties


2

1.3 Algèbre de Boole (algèbre binaire)

En 1854, Georges Boole propose une algèbre qui manipule des propositions vraies ou fausse

en utilisant des opérateurs dites logiques. Vers la fin des années 30, Claude Shannon démontra

qu'à l'aide de "contacteurs" (interrupteurs) fermés pour "vrai" et ouverts pour "faux" on

pouvait effectuer des opérations logiques en associant le nombre " 1 " pour "vrai" et "0" pour

"faux". Et ainsi l'algèbre a été utilisée pour l'étude des systèmes binaires (numériques):

Possédant deux états s’excluant mutuellement (totalement différents).

On se limite dans la présentation de cette algèbre aux :

Définitions de base de l’algèbre de Boole

Propriétés indispensables aux systèmes numériques

1.4 Définitions de base

1.4.1 Etats logiques

Les états logiques sont 1 et 0 qui correspondent à Vrai et Faux (c'est pourquoi on l'appel

l'algèbre binaire). Il y a deux conventions pour associés ces deux états logiques aux signaux

électriques manipulés dans les systèmes numériques: la logique positive et la logique

négative, Figure 1.3.

1.4.2 La logique positive

La logique positive est celle dans laquelle le "1 logique" correspond au potentiel Haut (tension

d'alimentation, eg. 5v ); et le "0 logique" correspond au potentiel Bas (la masse 0v).

1.4.3 La logique négative

La logique négative est l'inverse de la logique positive.

Figure 1.2 La configuration d’un circuit séquentiel.

e1

en

S1

Sm

Circuit

Séquentiel

Entrées

Sorties

Sl = f(e1, e2, …en, S1,S2, ….., Sm, t) ; l=1,2,…, m


3

1.4.4 Variable logique

La variable logique est une variable pouvant prendre comme valeur des états logiques. Elle est

notée par des identificateurs (A,b,c, Out ...). Elle correspond à une proposition, situation ou

évènement pouvant être vrai ou fausse. Des exemples sont donnés dans le Tableau 1.1.

Tableau 1.1 Exemples de variables logiques.

Etat VRAIS Etat FAUX

Le moteur tourne : M=1 Le moteur ne tourne pas : M=0

L’interrupteur est enclenché : i=1 L’interrupteur n’est pas enclenché : i=0

La température est supérieure à 20 °C :

t20=1

La température n’est pas supérieure à 20 °C:

t20=0

Il y a quelqu’un devant la porte : a=1 Il n’y a personne devant la porte : a=0

La porte est fermée : P=1 La porte n’est pas fermée : P=0

1.4.5 Opérations logiques de base

Comme opérations de base il y a deux lois de composition interne :

Somme logique (OU, OR, Réunion) s = a + b = a v b

Produit logique (ET, AND, intersection) s = a . b = ab = a ^ b

Et une application unaire :

Not (complémentation, inversion) s = a = not(a)

1.4.6 Opérations logiques dérivées des opérations de base

-1- Opération logique NON-ET (NAND) = NOT AND est obtenue par la négation de

l'opération ET.

5v "1"

0v

5v "0"

0v

Logique positive: 1 logique –––>5v Logique négative: 1 logique –––>0v

0 logique –––>0v 0 logique –––>5v

Figure 1.3. La logique positive contre la logique négative


4

-2- Opération logique NON-OU (NOR) = NOT OR) est obtenue par la négation de l'opération

OU.

-3-Opération OU-EXCLUSIF (EX-OR) de deux variables logique A et B est définie par

AB=A.B+A.B

-4-Opération NON OU-EXCLUSIF (EX-NOR) : est la négation de l'opération précédente.

Elle se définie par : AB= AB =A.B+A.B

1.4.7 Fonction logique

D'une manière générale une fonction logique à n variables F(a,b,c,d,...,s) se définie de {0,1}n

vers {0,1}, donc elle ne peut prendre que deux valeurs (0 ou 1).

Elle se présente soit :

sous forme d'une expression de variables et d’opérateurs logiques (eg., F = a.(b + c) ) ;

soit sous forme d'une table dite table de vérité ou une table d'implication (eg., Tableau

1.5).

NOTE: Une fonction logique à N variables sera représentée par une table à 2N lignes. Dans

l'exemple précédant, on à 3 variables donc la table de vérité possède 23=8 lignes.

1.4.8 La porte logique

Les circuits électroniques qui réalisent les opérations logiques élémentaires sont appelés des

portes logiques. Elles constituent les blocs élémentaires des circuits numériques.

1.4.9 Symboles Normalisés des Portes Logiques

On trouve deux types de symboles (

Tableau 1.3) :

Tableau 1.2 Table de vérité de la fonction ܨ) ത. ( + ))

a b c F0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 01 0 1 01 1 0 01 1 1 0


5

- l’une faisant l’objet de la norme NFC 03 108 de juillet 1970 ;

- l’autre de la norme MIL STD 083, plus spécialement utilisée pour les représentations des

réalisations en circuits intégrés.

Exemple : Dresser la table de vérité des fonctions suivantes:

F = a

G = a.(b + c)

H = (xy).z

a F a b c G x y z H

Exemple pratique d'une porte automatisée de magasin:

si [(quelqu’un est devant la porte ou quelqu’un est derrière le porte) et la porte n’est pasouverte]alors ouvrir la porte

Quelqu’un est devant la porte : a quelqu’un est derrière le porte : bla porte est ouverte : c ouvrir la porte : P

Expression logique : P = …………………………………..

Table de vérité de P :

a b c a+b c P=


6

Tableau 1.3 Récapitulatif des fonctions logiques élémentaires, leurs tables de vérité etsymboles.

La fonctionlogique

élémentaire

La table de vérité

Description

SymboleEntrée Sortie

A B SNormeNFC 03

108

NormeMIL STD 083

Inversion01

10

L'état de la sortie estl'inverse de l'état de l'entrée

AND (ET)

0011

0101

0001

La sortie est à 1 si les deuxentrées sont à 1

OR (OU)

0011

0101

0111

La sortie est à 1 si au moinsune entrée est à 1

NAND(NON- ET)

0011

0101

1110

La sortie est à 1 si au moinsune entrée est à 0

NOR(NON-OU)

0011

0101

1000

La sortie est à 1 si les deuxentrées sont à 0

XOR

0011

0101

0110

La sortie est à 1 si les deuxentrées sont opposées

XNOR

0011

0101

1001

La sortie est à 1 si les deuxentrées sont identiques

Remarque sur la fonction logique XOR:

La fonction XOR peut être décrite verbalement par "Soit A ou B mais pas les deux", d'où en

vérité vient l'appellation de « ou exclusive ».

1

&

1

&

1

=1

=1

Fo

nct

ion

slo

giq

ues

de

ba

seD

ériv

ées

des

Fon

ctio

ns

Log

iqu

esd

eb

ase


7

1.5 Les propriétés des fonctions logiques de base

Les propriétés des fonctions logiques de base sont résumées dans le Tableau 1.4 et

classifiées selon le nombre de variables.

Tableau 1.4 Les propriétés des fonctions logiques de bases.

Nombrede

variables

propriétés de lacomplémentation

NOT

Propriétés duproduit logique

AND

Propriétés de lasomme logique OR

Observation

1 variable

aa a.0=0a.1=aa.a=a

0a.a

1+a=10+a=aa+a=a

1aa

-Involution-Elément absorbant

-Elément neutre-Idempotence

-Complémentarité

2 variables a . b = b . a

a+a.b=a; bab.aa

a+b=b+a

a.(a+b)=a; b.a)ba.(a

-Commutativité-Absorption

3 variables a.b.c = a.(b.c) = (a.b).c(a + b).c = ac + bc + ത + = + ത

a+b+c =a+(b+c)=(a+b)+c(a.b) + c = (a+c).(b+c)

(+ )( ത+ )(+ ) =(+ )( ത+ )

-Associativité-Distributivité-Théorème de

consensus

1.6 Propriété des fonctions logiques dérivées

1.6.1 NAND et NOR (Théorèmes de De Morgan)

De Morgan a exprimé deux théorèmes qui peuvent se résumer sous la forme suivante :

......d.c.b.a......dcba

......dcba......d.c.b.a

Les théorèmes de De Morgan sont utilisées pour exprimer les opérateurs de base: ET, OU

et NON exclusivement à l’aide d’opérateurs NOR seuls ou NAND seuls. On dit que les

opérateurs NOR et NAND sont universels ou complets. Donc à l’aide de ce théorème

toute fonction logique peut s’écrire qu’avec des NAND (respectivement, des NOR)

NAND et NOR ne sont pas des opérations associatives.

1.6.2 XOR

XOR est une opération associative et commutative ,

aa = 0 aa = 1 ,

XOR est un inverseur programmable : a1 = a a0 = a,


8

La fonction XOR peut être considérer comme fonction de contrôleur de parité (ou

d’imparité) : Elle vaut 1 si le nombre de variables à 1 est impaire,

Une fonction XOR fournit un comparateur d'inégalité.

1.6.3 XNOR

XNOR est la négation de XOR : s = ab = ab = ab .

1.7 Universalité des portes NOR et NAND

Grâce aux théorèmes de De Morgan, on peut réaliser les fonctions logiques de base par

des portes NAND seules ou des portes NOR seules. Et Puisque, toutes les fonctions logiques

se résument a différentes combinaisons des opérations logiques de base, il est en effet toujours

possible de réaliser n’importe quelle fonction logique en n’utilisant que des portes NOR (ou

NAND) et aucune autre type de portes logiques.

Plus précisément on a :

a) Avec des portes NAND

Inverseur

AND

OR

b) avec des portes NOR

Inverseur

A ܣ = തതതതതܣ.ܣ

A

Bܣ ∙ ܤ = ܣ ∙ ധധധധധധܤ

A

BA.B

A

B+ܣ ܤ = ܣ + =ധധധധധധധധܤ തതതതതതܤ.ܣ

A

B

A+B

A ܣ = +ܣ തതതതതതതതܣ

A ܣ

A ܣ


9

AND

OR

1.8 Formes d'écriture des fonctions logiques

1.8.1 Définitions

Un minterme de n variables est le produit logique de ces dernières (complémentées ou

non). Avec n variables, on construit 2n mintermes, c’est-à-dire autant que de

combinaisons possibles des valeurs que peut prendre ces n variables binaires.

Exemple : pour 2 variables a et b, voici les 4 mintermes baetbab,aab,: , Tableau 1.5.

Un maxterme de n variables est la somme logique de ces dernières (complémentées ou

non). De la même manière que pour les mintermes, on construit 2n maxtermes avec n

variables.

Exemple : pour 2 variables a et b, voici les 4 maxtermes : ba,ba,ba,ba ,

Tableau 1.5.

Tableau 1.5 Les mintermes et les maxtermes en cas de 2 deux variables

VariablesMinterme Maxterme

a b

0 0 m0= b.a M0= ba

0 1 m1= b.a M1= ba

1 0 m2= b.a M2= ba

1 1 m3= b.a M3= ba

1.8.2 La première forme canonique

La première forme canonique d’une expression logique est composée d’une somme de

mintermes exclusivement. Pour une expression donnée cette forme est unique.

Exemple : z.y.xz.y.xz.y.x)z,y,x(f = m7 + m1 + m3

A

B ܣ ∙ ܤ = ܣ ∙ =ധധധധധധܤ +ܣ തതതതതതതതതܤ

A

A.B

B

A

Bܣ + ܤ = +ܣ ധധധധധധധധܤ

A

BA+B


10

Remarque : la somme de tous les mintermes de n variables vaut toujours 1 puisqu'il

existe toujours un minterme de n variables valant 1.

1.8.3 La seconde forme canonique

La seconde forme canonique d’une expression logique est composée d’un produit de

maxtermes exclusivement. Pour une expression donnée cette forme est unique.

Exemple : )zyx).(zyx()z,y,x(f = M5 + M2

Remarque : Le produit de tous les maxtermes de n variables vaut toujours 0, puisqu’il

existe toujours un maxterme de n variables valant 0.

Pour changer de forme canonique, on effectue une double complémentation (involution)

de l’expression suivie de l’application de l’un des théorèmes de De Morgan.

1.8.4 La forme simplifiée

Si la fonction n’est pas sous forme canonique, i.e. une des variables au moins ne figure pas

dans un des termes alors cette fonction est sous une forme simplifiée.

1.8.5 Le passage de la table de vérité vers l’expression logique sous forme

canonique

Pour trouver une expression sous la première forme canonique d'une fonction définit par

sa table de vérité, on fait la somme logique de tous les mintermes valant 1.

Exemple: Soit une fonction F (a,b,c) définit par la table de vérité suivante :

a b c F F=m1+m2+m3+m6

F= c.b.ac.b.ac.b.ac.b.a C’est la première forme canonique de F

m0 0 0 0 0m1 0 0 1 1m2 0 1 0 1m3 0 1 1 1m4 1 0 0 0m5 1 0 1 0m6 1 1 0 1m7 1 1 1 0

Pour trouver une expression sous la deuxième forme canonique d'une fonction définit par

sa table de vérité :


11

- on obtient en première étape la 1er forme canonique du complément de la fonction

logique en faisant le la somme logique des mintermes valant 0;

- ensuite inverser ce complément et appliquer le théorème de De Morgan pour avoir la

deuxième forme canonique de la fonction.

Exemple: En utilisant la table de vérité précédente:

F m0+m4+m5+m7 = c.b.ac.b.ac.b.ac.b.a

)cba).(cba).(cba).(cba()c.b.ac.b.ac.b.ac.b.a()F(F

1.9 Méthodes de simplification des fonctions logiques

On distingue deux types de méthodes de simplification: la méthode algébrique et la méthode

graphique.

1.9.1 La méthode algèbrique

Cette méthode se repose sur l'adjacence des monômes. On dit que deux monômes sont

adjacents s’il y a 1 seule variable qui change.

Les règles de simplification qu'on peut utiliser sont :

1 : Deux mintermes adjacents –––––> Il reste l’intersection commune.

Exemple : b.a)cc.(b.ac.b.ac.b.a

1’: Deux maxtermes adjacents –––––> Il reste la réunion commune.

Exemple: ba)cc)(ba()cba).(cba(

2 : On ajoute des termes neutres ou déjà existants (idempotence)

3 : on applique les règles et les propriétés de l'algèbre de Boole.

4 : On simplifie la forme canonique (1ère ou 2ème) ayant le moins de termes.

Exemple:

= + ത.= +

+ ത + ത + ҧ= (+ ത) + ത + ҧ= ൫ + ത൯+ ҧ

= + + ҧ= + +

(+ )+ (+ ) + ҧ+ = + + + + ҧ+

= (+ + + 1) + + ҧ= +


12

Remarque :

Méthode algébrique est toujours possible mais c’est une démarche intuitive qui dépend de

l’habileté et de l’expérience.

1.9.2 La méthode graphique

Le principe de cette méthode est de mettre en évidence les mintermes (ou maxtermes)

adjacents (qui ne diffèrent que par l'état d'une seule variable) par une méthode graphique. On

utilise pour cela un tableau de Karnaugh contenant la même information qu'une table de vérité

qui est disposée de telle manière que deux monômes logiquement adjacents soit aussi

adjacents géométriquement: le passage d'une colonne à la suivante, ou d'une ligne à la

suivante, se fait on ne changeant l’état qu'une seule variable. Pour une fonction à n variables le

tableau de Karnaugh est composé de 2n cases, chaque case contient la valeur de la fonction

correspondant à une combinaison possible des variables d'entrée.

Figure 1.4 Exemple de tableau de Karnaugh

La Figure 1.4, donne des exemples de tableau de Karnaugh pour des fonctions à 2, 3, 4 et 5

variables.

1.10La procédure de simplification par la méthode de Karnaugh

La méthode de simplification de Karnaugh consiste à appliquer les étapes suivantes:

BA

0 1BC

A00 01 11 10

CAB

0 1CD

AB00 01 11 10

0 1 1 0 0 1 0 1 00 0 1 00 0 0 1 11 0 0 1 1 1 1 0 01 1 0 01 0 1 0 1

11 0 1 11 1 1 1 110 1 1 10 1 0 0 0

a) 2 variables b) 3 variables c) 4 variables

E=1 E=0CD

AB00 01 11 10

CDAB

00 01 11 10

00 1 1 0 0 00 1 0 1 001 0 1 1 0 01 1 1 1 011 0 0 0 1 11 1 1 1 110 0 0 0 0 10 1 1 1 1

d) 5 variables (A,B,C et E)


13

Transposer la table de vérité dans un tableau de Karnaugh;

Réaliser les groupements possibles de 1, 2, 4, 8, 16, …..2n cases adjacentes contenant

un "1" logique. Il faut avoir le minimum de groupement et chaque groupement

rassemblant le maximum de case en 1 ;

Pour chaque groupement on associe un terme de produit des variables inchangées ;

la somme logique de ces termes ainsi obtenues forme l'expression de la fonction

simplifiée.

Remarque:

On cesse d’effectuer les groupements lorsque tous les "1" appartiennent au moins à

l’un d’eux.

Les cases adjacentes sont celles situées l’une à coté de l’autre, mais attention le tableau

possède des propriétés de repliement (en réalité le tableau de Karnaugh peut être

assimilé à une sphère).

Si une combinaison d’entrée ne peut pas se présenter ou si pour cette combinaison la

valeur de la fonction n’est pas importante, on dit que la fonction n’est pas définie en ce

point et on l'appelle fonction incomplètement définie. Et on note sa valeur par :

)c,b,a(F (ou x ou -).

Ce point peut être remplacé par 1 ou 0 en fonction des besoins de simplification.


14

Exemples :

1)

2)

3)

a b c f

0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 01 0 1 01 1 0 01 1 1 0

bc00 01 11 10

0

a

1

10 01

1 1 1 0

La fonction simplifiée est :

f = b.ac

Table de vérité Tableau de Karnaugh

a b c f

0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 01 0 1 01 1 0 01 1 1 0

La fonction simplifiée est :

f = )cb.(ac.ab.a

bc00 01 11 10

0

a

1

10 11

0 0 0 0

00 01 11 10bc

0

a

1

11 11

0 0 1 1

00 01 11 10bc

0

a

1

10 00

1 1 1 0

00 01 11 10bc

0

a

1

01 10

1 0 0 1

00 01 11 10bc

0

a

1

11 01

1 0 1 1

00 01 11 10bc

0

a

1

01 10

1 0 0 0

00 01 11 10bc

0

a

1

10 00

1 0 1 1

F1= ത+ F2=ത+ + ത F3=

F4= ത + തത+ + F5= ത + ത F6= ത + ത + തത


15

AB

0

10

0 1

0

1

1

AB

1

00

0 1

0

1

1

AB

1

11

0 1

0

1

1

AB

1

10

0 1

0

1

1

F7=A F8=ܤത F9=1 F10=ܤത+ ܣ

F11=0 F12=b F13= ത +

F14= ത F15= F16= ത + ത

F17=ത + ത F18=ത F19=+

F20= + ത F21= ത + തത F22= ത+ +

cd 00 01 11 10ab

01 1 1 1 1

00 00 00

11 1 1 1 1

10 0 0 0 0

cd 00 01 11 10ab

01 0 0 0 0

00 00 00

11 0 0 0 0

10 0 0 0 0

cd 00 01 11 10ab

01 0 1 1 1

00 10 11

11 0 0 1 1

10 0 0 1 1

cd 00 01 11 10ab

01 1 1 1 1

00 01 10

11 0 0 0 0

10 0 0 0 0

cd 00 01 11 10ab

01 1 0 0 1

00 01 10

11 1 0 0 1

10 1 0 0 1

cd 00 01 11 10ab

01 0 0 0 0

00 01 10

11 0 0 0 0

10 1 0 0 1

cd 00 01 11 10ab

01 0 0 0 0

00 00 11

11 0 0 0 0

10 0 1 1 1

cd 00 01 11 10ab

01 1 x 0 x

00 11 00

11 x x 0 1

10 1 x 0 1

cd 00 01 11 10ab

01 0 0 0 0

00 00 00

11 0 0 0 0

10 0 1 1 0

cd 00 01 11 10ab

01 0 1 0 1

00 00 10

11 0 1 0 0

10 0 0 0 1

cd 00 01 11 10ab

01 0 0 0 0

00 11 11

11 0 0 0 0

10 1 0 0 1

cd 00 01 11 10ab

01 1 1 1 1

00 11 11

11 1 1 1 1

10 0 0 1 1


16

Sa forme générale :Si [ conditions ] alors [ Conclusion ]

Chapitre 2 Analyse et Synthèse des Systèmes

Combinatoires

2.1 Synthèse des Systèmes Combinatoires

La réalisation d'un système combinatoire nécessite un cahier de charge qui n'est rien d'autre

qu'un ensemble d'expressions verbales décrivant le fonctionnement de ce système. Pour

pouvoir concevoir un circuit numérique on a besoin d'analyser son fonctionnement et tirer une

définition logique de sa/ses sorties, Figure 2.1. Cette définition peut être une expression

logique ou une table de vérité (table d'implication).

2.1.1 Description logique du problème

La procédure d'obtention de la définition logique (La fonction logique) de la sortie du circuit

numérique à concevoir à partir d'expressions verbales est décrite comme suit :

I. Extraire les expressions verbales qui décrivent le fonctionnement du circuit ;

II. déterminer les variables logiques (entrées du circuit à concevoir) et les fonctions

logiques (sorites du circuit à concevoir) en lisant attentivement ces expressions.

Combinaison depropositions logiques

Proposition logique

Expressions verbales

Expressions logiques(Définition implicite)

Tables de vérité(Définition explicite ou détaillée)

Figure 2.1 Les étapes de synthèse des systèmes combinatoire

Cahier de charge

Logigramme (circuit logique)

Description logiquedu problème

Réalisation du circuitlogique


17

III. Transformer les expressions en forme Si (conditions) Alors (conclusion). Les

conditions et la conclusion doit contenir les états des variables et des fonctions qu’on

a déterminé dans l’étape précédente reliés par des opérateurs logiques.

IV. Traduire l'expression verbale à son équivalent logique.

Exemple : Reprenons l’exemple d'une porte automatisée de magasin de la section 1.4.6

Etape I :

si [(quelqu’un est devant la porte ou quelqu’un est derrière la porte) et

la porte n’est pas ouverte] alors ouvrir la porte

(2.1)

Etape II : Proposition de variables logiques

quelqu’un est devant la porte : a

quelqu’un est derrière le porte : b

la porte est ouverte : c

ouvrir la porte : P

Etape III :

Expression verbale –––––> Expression logique:

De l’implication (2.1) on peut écrire : Si [(a ou b) et c ] Alors P donc P=(a+b).c

(Si x alors y se traduit par y=x)

Expression verbale –––––> Table de vérité:

De l’implication (2.1) on peut écrire autrement :

Si [(a est vrai ou b est vrai) et c fausse] alors P est vrai

En utilisant les états logiques (1 et 0) on obtient :

Si [(a=1 ou b=1) et c=0] alors P=1

Et la table de vérité se remplit facilement et directement comme suit:a b c P

0 0 0 00 0 1 00 1 0 10 1 1 01 0 0 11 0 1 01 1 0 11 1 1 0


18

2.1.2 Réalisation du circuit logique

La réalisation d’un circuit logique consiste tout simplement en une matérialisation de la sortie

de circuit qui est une fonction logique en utilisant des portes logiques. Les variables de cette

fonction représentent les entrées du circuit. Avant de faire la réalisation, il faut mettre la

fonction dans sa forme la plus simplifiée en utilisant par exemple la méthode de Karnaugh.

La procédure de matérialisation s'effectue généralement comme suit:

- matérialiser les expressions entre parenthèses en commençants de ceux qui sont les plus

internes. Et à l'intérieur de ces sous expressions, on doit respecter la priorité de

matérialisation suivante:

matérialiser les inversions ne touchant qu'une seule variable;

matérialiser l'opération AND;

matérialiser l'opération OR;

- entre les sous-expressions formant l'expression en question la même priorité de

matérialisation doit être respectée, c-à-d inversion, AND, puis OR.

Exemple :

On prend l’exemple précédant où l’expression de la fonction logique obtenu est : c).ba(P

Cette fonction ne peut pas être simplifiée de plus donc on peut passer directement au dessin du

logigramme, Figure 2.2, bien sure en prenant en compte les portes logiques disponibles.

Figure 2.2 Le logigramme de la fonction P

P

C

C

A


19

2.2 Exemple de synthèse d’un circuit logique combinatoire

2.2.1 Enoncé du problème*

Le niveau d'une cuve est contrôlé par 2 capteurs de niveau (Nb, Nh) et 2 capteurs de

température (Tmax, Tmin). Une vanne permet le remplissage tant que le niveau haut n'est pas

atteint. Une résistance chauffante assure le chauffage jusqu’à la température maximale, Figure

2.3. Une sécurité de fonctionnement interdit le chauffage si le niveau bas est atteint, de même

le remplissage est arrêté si la température minimale est atteinte.

Les capteurs Nb, Nh sont à l’état 1 si le liquide est présent devant le capteur.

Les capteurs de température Tmax, Tmin sont à l’état 1 si la température du liquide est

supérieure à Tmax, et inférieur à Tmin, respectivement.

Concevez le circuit logique qui commande le chauffage du liquide et le remplissage de la

cuve.

2.2.2 Solution

Description logique du problème

On tire les expressions qui décrivent le fonctionnement du circuit :

1- Une vanne permet le remplissage tant que le niveau haut n'est pas atteint.

* Dans le cahier de charge on ne propose rien sur la démarche de conception par exemple ici sur les étatslogiques des capteurs. Il ne contient qu’un texte technique abstrait sur le fonctionnement du circuit, car il estrédiger par un client quelconque qui ne connaît rien sur l’électronique numérique. Mais l’énoncé de problème aun but académique et pédagogique, et il est rédiger par un enseignant.

Figure 2.3 Le système de cuve à commander.


20

2- Une résistance chauffante assure le chauffage jusqu’à la température maximale.

3- Une sécurité de fonctionnement interdit le chauffage si le niveau bas est atteint,

de même le remplissage est arrêté si la température minimale est atteinte.

Il faut déterminer les variables logiques (entrées du circuit à concevoir) et les fonctions

logiques (sorites du circuit à concevoir) en lisant attentivement l’énoncé du problème.

Les variables logiques sont :

- les états des capteurs de niveau Nh et Nb (indique la présence de l’eau devant le capteur de

niveau haut et bas, respectivement).

- les états des capteurs de température du liquide Tmax , Tmin (indique que la température est

supérieure à Tmax et la température est inférieure à Tmin)1.

Il nous propose dans l’énoncé de mettre les états des capteurs de niveau Nh et Nb à l’état

logique 1 lorsque l'eau est présente devant le capteur. Et les états des capteurs de température

Tmax, Tmin sont à l’état 1 si la température du liquide est supérieure à Tmax, et inférieur à Tmin,

respectivement.

Donc Nh=1 : l'eau est présente devant le capteur de niveau haut.

Nb=1 : l'eau est présente devant le capteur de niveau bas.

Et aussi

Tmax=1 si la température du liquide est supérieure à Tmax .

Tmin=1 si la température du liquide est inférieur à Tmin .

Et les fonctions sont :

- la fonction de commande de chauffage de la cuve (à travers l’alimentation de la résistance)

- la fonction de commande de remplissage de la cuve (à travers l’ouverture de la vanne).

Les symboles et les états des fonctions doit être proposées, par exemple on propose pour :

Le remplissage : V= 1 : remplissage [ou ouvrir la vanne V])

Le chauffage : R=1 : chauffage du liquide [ou alimenter la résistance R])

On transforme les propositions qui décrivent le fonctionnement du circuit sous la forme :

Si (conditions) Alors (conclusion)

1 Le symbole Tmax (resp. Tmin) indique en même temps la température maximale(resp. minimale) et l’état ducapteur de température du liquide maximale (resp. minimale). Ce choix n’est pas gênant car il s’agit dans lepremier cas d’une entité arithmétique et le deuxième d’une entité logique.


21

Si (le capteur de niveau haut Nb n’indique pas la présence de l’eau) Alors

(remplissage [ou ouvrir la vanne V]) Sinon (Arrêt de remplissage) (2.2)

Si (la température du liquide est inférieur à la température maximale) Alors

(chauffage du liquide [ou alimenter la résistance R]) Sinon (ne pas faire le chauffage) (2.3)

Dans les mesures de sécurité il y a deux propositions l’une concerne le chauffage et

l’autre concerne le remplissage.

Si (Il n y a pas de l’eau devant le capteur de niveau bas) Alors

(ne pas faire le chauffage du liquide [ou ne pas alimenter la résistance R]) (2.4)

Si (la température est inférieur à la température minimal) Alors

(ne pas faire le remplissage [ou fermer la vanne V]) (2.5)

Remarque :

Il faut noter que les mesures de sécurité sont prioritaires sur le fonctionnement normal

On réécrit les expressions en utilisant la notation des variables et des fonctions avec les

états logiques.

1- Si (Nh=0) Alors (V=1)

2- Si (Tmax=0) Alors (R=1)

3- Si (Nb=0) Alors (R=0)

4-Si (Tmin=1) Alors (V=0).

Rappelant que les deux dernières expressions sont prioritaires sur les autres donc on peut

combiner les expressions comme suit:

Si (Nb=0) Alors (R=0) Sinon Si (Tmax=0) Alors (R=1) (2.6)

Si (Tmin=1) Alors (V=0) Sinon Si (Nh=0) Alors (V=1) (2.7)

D’où on obtient la table de vérité des sorties illustrée sur le Tableau 2.1 et leurs simplification

par la méthode de Karnaugh est décrite sur la Figure 2.4 et la Figure 2.5.


22

Le schéma logique de circuit demandé est représenté sur la Figure 2.6.

2.3 Analyse des systèmes combinatoires

L'analyse d'un circuit combinatoire consiste à étudier le logigramme dans le but d'en

déterminer son rôle.

De manière générale, la démarche à suivre pour effectuer l'analyse d'un circuit combinatoire

est la suivante:

Tableau 2.1 La table de vérité des sorties ducircuit de commande du système de cuve.

Nh Nb Tmax Tmin R V

0 0 0 0 0 10 0 0 1 0 00 0 1 0 0 10 0 1 1 0 00 1 0 0 1 10 1 0 1 1 00 1 1 0 0 10 1 1 1 0 01 0 0 1 0 01 0 0 1 0 01 0 1 0 0 01 0 1 1 0 01 1 0 0 1 01 1 0 1 1 01 1 1 0 0 01 1 1 1 0 0

Nh

Tmin

V

Nb

Tmax

R

Figure 2.6 Le logigramme du circuit de commande du système de cuve.

Figure 2.4 Simplification de la fonctionde chauffage R

R 00 01 11 1000 0 0 0 001 1 1 0 011 1 1 0 010 0 0 0 0Nh

Nb

TmaxTmin

R = Nb.Tmax

Figure 2.5 Simplification de la fonctionde remplissage V

V= Nh.Tmin

V 00 01 11 10

00 1 0 0 101 1 0 0 111 0 0 0 010 0 0 0 0Nh

Nb

TmaxTmin


23

1) Déterminer les expressions logiques des sorties. Pour cela, on associe à chaque sortie d'une

porte une variable et on détermine l'expression correspondante en commençant par les

portes directement connectées aux variables d'entrées. A la fin de cette étape, on doit avoir

les expressions des variables de sortie en fonction des variables d'entrée uniquement.

2) Dresser la table de vérité du circuit et la traduire par un énoncé décrivant le rôle du circuit.

Exemple :

Analysez le circuit logique ci contre :

Solution :

D’où la table de vérité suivante :

On remarque de cette table que la sortie est à 1 si au mois 2 entrées

sont à 1 donc on peut dire que ce circuit est un circuit majoritaire "la

sortie est 1 si la majorité des entrées est à 1 ".

Remarque :

La détermination du rôle du circuit nécessite un peu d'attention et d'expérience de la part de

l'analyseur. Quant à la détermination de l'expression des sorties, c'est une procédure

systématique qu'il faut apprendre.

A

B

CL

A

B

CL

X1

X2

X3

X1= A.BX2=C.BX3= A.C

L= X1+X2+X3

L= A.B + C.B + A.C

A B C L

0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1


24

2.4 Exercices d'application d’analyse des circuits logiques:

On donne sur la Figure 2.7 quelques circuits logiques à base de portes dessinées avec la

Norme MIL STD 083 à analyser. Leurs expressions logiques sont données aussi pour vérifier

les résultats.

(b)-L=b.c+a.b

(a)-L= c.bc.ab.a

(c)-L=b

(d)-L=1

(d)-L= b.ac

(a)(b)

(c)(d)

(d)

Les expressions logiques des circuits :

Figure 2.7 Quelques circuits logiques à analyser.


25

Chapitre 3 Systèmes de Numération et Codes

3.1 Systèmes de Numération

Dans un système de numération de base B, un nombre N est représenté sous la forme:

n

1i

ii B.aN

Où ai est un symbole représentant un chiffre de rang i ;

Si i=0 le chiffre correspondant est de poids le plus faible (LSB);

Si i=n le chiffre correspondant est de poids le plus fort (MSB);

On note la représentation du nombre N dans le système de numération de base B par :

N = (an an-1 ….. a0)B

Les systèmes de numération les plus répandus sont les systèmes de numération décimal, octal

hexadécimal et binaire, Tableau 3.1.

3.1.1 Conversion d'un système de numération (SN) de base B au SN

décimal

Il suffit d'utiliser la formule de définition précédemment donnée:

(an an-1 …..a0)B = an .Bn+an-1.Bn-1+…….+a0.B

0.

Exemple:

(101011)2 = 1.25+0.24+1.23+0.22+1.21+1.20 = (43)10

(57)8 = 5.81+7.80 =(47)10

(24FC)16 = 2.163+4.162+15.161+12.160= (9468)10

3.1.2 Conversion du SN binaire au SN de base B=2k, k>1 et inversement

La règle générale de cette conversion est de faire des groupements de k bits en partant de la

droite, puis convertir ces groupement au système de base B= 2k.


26

Tableau 3.1 Description des systèmes de numération les plus utilisés.

Système denumération

décimal

Système deNumération

Binaire

Système deNumération Octal

Système de numérationHexadécimal

Base (B) 10 2 8 16

Les symboles (ai) 0,1,…….,9 0,1 0,1,…,70,1,…,9,A,B,C,D,E,E,F( A->10, B->11, C->12,D->13, E->14, F->15. )

0 00000 00 001 00001 01 012 00010 02 023 00011 03 034 00100 04 045 00101 05 056 00110 06 067 00111 07 078 01000 10 089 01001 11 0910 01010 12 0A11 01011 13 0B12 01100 14 0C13 01101 15 0D14 01110 16 0E15 01111 17 0F16 10000 20 1017 10001 21 1118 10010 22 1219 10011 23 1320 10100 24 14

Exemple:

1) (110001101011)2 ––––> ( ? )16

B=16=24 => k= 4 , donc on fait des groupements de 4 bits:

( 1100 0110 1011 )2

( C 6 B )16

2) (110001101011)2 ––––> ( ? )8

B=8=23 => k=3, donc on fait des groupements de 3bits:

( 110 001 101 011 )2

( 6 1 5 3 )8


27

La conversion inverse c-à-d du SN de base B= 2k au binaire se fait en conversant chaque

symbole à son équivalant binaire écrit sur k bits.

Exemple:

1) ( 5 1 7 4 )8 –––> ( ? )2 k=3

( 101 001 111 100 )2

2) ( F 3 D C )16 ––––> ( ? )2 k=4

( 1111 0011 1101 1100 )2

3.1.3 Conversion de l'hexadécimal à l'octal et inversement

Dans ce cas, on fait recours à 2 conversions :

Hexadécimal <––––> Binaire , Binaire <–––––> Octal

Exemple:

1) ( 247 )8 ––––> ( ? )16

( 247 )8 = (010 100 111)2 = (0 1010 0111)2 = (0A7)16 = (A7)16

2) ( B2F )16 ––––> ( ? )8

(B2F)16 = (1011 0010 1111)2 = (101 100 101 111)2 = (5457)8

3.1.4 Conversion du SN décimal au SN binaire

3.1.4.1 Par retranchement de poids binaire

Le principe de cette conversion est de retrancher (soustraire) le poids binaire le plus

grand et inférieur au nombre à convertir puis reprendre l'opération de retranchement sur le

résultat obtenu jusqu'à ce qu'on obtient un zéro. Le résultat de conversion est obtenu en

mettant un 1 devant les poids retranchés.

Les poids binaire à retranchés sont:

………. 27 26 25 24 23 22 21 20

………. 128 64 32 16 8 4 2 1

Exemple:

(76)10 –––> ( ? )2

76 est compris entre 128 et 64


28

76-64=12, 12-8=4, 4-4=0

………. 128 64 32 16 8 4 2 1

0 1 0 0 1 1 0 0 donc (76)10= (1001100) 2

3.1.4.2 Méthode des divisions successives par 2

Dans cette méthode, on devise successivement le nombre à convertir par 2, et on arrête lorsque

le résultat de division est nul. Le nombre en binaire correspond aux restes des divisions. Le

premier reste est le bit de poids le plus faible (LSB : Low Significant Bit ) et le dernier est le

bit de poids le plus fort (MSB: Most Significant Bit).

Exemple:

Soit à convertir en binaire le nombre décimal 34.

La procédure est décrite sur la Figure 3.1

(34)10 = (100010)2

3.2 Le SN binaire et les systèmes numériques

3.2.1 Pourquoi le SN binaire dans les systèmes numériques?

Les systèmes de numération décimale, octale et hexadécimale sont difficiles à adapter aux

mécanismes numériques. Par exemple, il est très difficile de concevoir de l'équipement

électronique qui puisse fonctionner avec 10, 8 ou 16 niveaux de tensions différents. Par contre,

il est très facile d'imaginer des systèmes électroniques simples et précis qui fonctionnent

seulement avec 2 niveaux de tension. C'est la raison pour laquelle la plupart des systèmes

numériques ont recours au système binaire comme système de numération de base pour leurs

opérations.

Comme la plupart des systèmes numériques traitent aussi bien les nombres négatives

que les nombres positifs, il faut adopter une certaine convention pour représenter toutes les

nombres que se soit positifs ou négatifs. Cela se fait en donnant différentes significations ou

2

17

3414 2

81

2

20

2

40

2

10 2

01

0LSB

MSB

Figure 3.1 Exemple de conversion d’un nombre décimal en binaire.


29

valeurs au nombre binaire d'un certain nombre de bits, selon un mode de représentation,

parmi lesquels on trouve:

- représentation non-signée;- représentation signe-grandeur (Sign-magnitude);- représentation en complément à 1 (complément restreint);- représentation en complément à 2 (complément vrai);

3.2.2 Représentation non-signée

Avec n bits, les nombres décimaux non-signés qui peuvent être représentés sont compris entre

"0" et "2n-1".

3.2.3 Représentation signe-grandeur

Dans cette représentation, on ajoute un bit de signe à la représentation binaire de la valeur

absolu du nombre. Ce bit à le poids le plus fort (MSB).

Si MSB=0 –––––> le nombre est >0

Si MSB=1 –––––> le nombre est <0

Avec n bits on peut représenter que les nombres appartenant à la plage des nombres suivants:

-(2n-1-1) , +(2n-1-1).

Il faut noter que le nombre zéro possède deux représentations distinctes: +0 et -0.

Le Tableau 3.2 montre les nombres binaires de 3 bits en représentation signe-grandeur avec

leurs équivalents décimaux.

Bien que la représentation signe-grandeur soit directe les ordinateurs et les calculateurs n’y

ont généralement pas recours en raison de la complexité des circuits qui matérialisent cette

notation.

Exemple : voici deux exemples de nombres écris en représentation signe-grandeur ayant la

même grandeur mais de signe opposé :

0 1 1 0 0 1 0 0

1 1 1 0 0 1 0 0

Bit de signe Grandeur

= (100)10

= (-100)10


30

Tableau 3.2 les nombres binaires de 3 bits en représentation signe-grandeur

Nombre binaireDécimal

Signe valeur

0 11 +30 10 +20 01 +10 00 +01 00 -01 01 -11 10 -21 11 -3

3.2.4 Représentation complément à 1 (complément restreint)

Arithmétiquement, on appelle complément à 1 d'un nombre binaire A le nombre A tel

que :

A+A=2n -1 (3.1)

Logiquement, le complément à 1 d'un nombre binaire A est le nombre A tel que les

bits de A sont l'inverse ou le complément de ceux de A.

3.2.5 Représentation complément à 2 (complément vrai)

On appelle complément à 2 d'un nombre binaire A le nombre A tel que :

A+A=2n (3.2)

Par soustraction de (3.1)-(3.2) A- A=1 A= A+1

Ceci montre que le complément à 2 d'un nombre peut s'obtenir en faisant le complément à1

de celui ci puis l'incrémenter.

Avec n bits, la plage de représentation des nombres binaires signés en complément à 2 est :

-2n-1 à 2n-1-1.

Le Tableau 3.3 montre les nombres binaires de 3 bits en représentation complément vrai avec

leurs équivalents décimaux.

.


31

Les nombres positifs se caractérisent par un bit de signe MSB égale à "0", alors que les

nombres négatifs par un bit de signe égalent à "1" comme pour les nombres représentés en

signe-grandeur.

Tableau 3.3 Les nombres binaires écrient sur 3 bits en représentation complément à 2.


Signe valeur

0 11 +30 10 +20 01 +10 00 +01 11 -11 10 -21 01 -31 00 -4

Remarquer que jusqu'à maintenant on a traité que les différentes modes de représentation

binaire des nombres entiers signés ou non. Dans le prochain paragraphe on va voir ce qui

concerne les nombres réels.

3.2.6 Représentation binaire des nombres réels

Il y a deux types de représentation :

- représentation en virgule fixe;

- représentation en virgule flottante.

3.2.6.1 Représentation binaire des nombres en virgule fixe

Un nombre fractionnaire en virgule fixe possède 2 parties : partie entière et partie

fractionnaire.

Dans la représentation binaire de ces nombres la virgule n'est pas matérialisée réellement

comme le signe mais se trouve fictivement entre les deux parties entière et fractionnaire,

Tableau 3.4. Les poids binaires dans la partie fractionnaire sont de puissance négative

Exemple :

0111,11= 0.23+1.22+1.21+1.20+1.2-1+1.2-2 = 7.75 ;

01101010,=106 ; 0110,1010=6,625; 011010,10=25,5; 01,101010=1,65625.


32

Représentation binaire des nombres en virgule flottante

La représentation en virgule fixe permet de représenter des nombres appartenant à une certaine

plage et avec la même précision. Mais cette représentation ne permet pas de manipuler des

nombres très petits ou très grands. La représentation appropriée à ces nombres est la

représentation en virgule flottante:

M BE

M: désigne la mantisse

B : est la base du système de numération

E : est l'exposant (Si E>0 le nombre représenté est très grand; Si E<0 le nombre représenté est

très petit)

Norme internationale de représentation en virgule flottante est IEEE 754 flottant sur 32 bits

Le bit de signe mantisse est 1 pour mantisse négatif et 0 pour mantisse positif

La mantisse vaut toujours 1,xxxx et on ne stocke que xxxx sur b23….. b1 b0

L’exposant est en excédent 127

b31 b30 b29 ……… b25 b24 b23 ………. b1 b0

Signe mantisse Exposant Mantisse

Tableau 3.4 Exemple de représentation en virgule fixe sur 6 bits dont 4 bits pour lapartie entière.


Signe Partie entièrePartie

fractionnaire

0 111 11 +7,750 111 10 +7,500 111 01 +7,250 111 00 +7,000 110 11 +6,75

0 000 01 0,250 000 00 0,001 111 11 -0.251 111 10 -0.5

1 000 01 -7,751 000 00 -8


33

Exemple :

La valeur 0 correspond à des 0 partout (en fait 1,0.2-127)

1 10000011 11000000000000000000000 = -1,75.24 = -28

0 01111111 00000000000000000000000 = 1,0.20 = 1

3.2.7 Conversion de la partie fractionnaire d'un nombre en SN décimal au

SN binaire

Pour la conversion en binaire de la partie fractionnaire on procède la méthode de

multiplication successif.

Dans cette méthode, on multiplie le nombre fractionnaire à convertir avec 2, puis on reprend

l'opération de multiplication sur la partie fractionnaire du résultat et on arrête lorsque le

résultat de multiplication est entier (sans partie fractionnaire) ou selon la précision spécifiée.

Le nombre en binaire correspond à la juxtaposition des parties entières des résultats de

multiplication.

Exemple :

3.3 Les Codes Binaires

Pour des raisons techniques, il existe d'autres représentations ou codes qui possèdent des

caractéristiques distinctes et des applications bien déterminées. Certains codes permettent de

détecter les erreurs, et les corriger et de lever un doute sur un résultat présumé faux. D'autre

codes ont été crées pour éviter des états transitoires parasites lors de la saisie des données.

Quant aux autres ont des propriétés arithmétiques qui permettent de faciliter des calculs.

0,45 * 2 = 0,90 00,90 * 2 = 1,8 10,8 * 2 = 1,6 10,6 * 2 = 1,2 10,2 * 2 = 0,4 00,4 * 2 = 0,8 00,8 * 2 = 1,6 10,6 * 2 = 1,2 .. ...

(0,45)10 = (0,0111001...)2

(0,45)10 –––––> ( ? )2


34

3.3.1 Code Décimal Codé Binaire (DCB):

Dans ce code, chaque chiffre décimal est codé en binaire sur 4 bits.

Exemple: ( 3 1 8 )10

Le code DCB est un code principalement utilisé dans la fonction d'affichage.

3.3.2 Code excédant 3 (XS3)

La représentation dans ce code s'obtient par l'ajout de 3 aux chiffres d'un nombre écrit

en code DCB.

L'intérêt de ce code réside dans le fait que la complémentation à 9 (N+C(N)=9) des

nombres représentés dans ce code revient à une simple inversion des bits. Et les

opérations de soustraction se ramènent alors à des opérations d'addition.

Exemple :

3.3.3 Code 'p' parmi 'n'

Ce code représente la correspondance à chaque chiffre décimal, 'n' bits dont 'p' soit à '1'

et 'n-p' bit à '0'. Il permet la détection d'une erreur après la réception s'il y a un nombre

de différent de 'p'.

Le code 2 parmi 5 est le plus utilisé dans les centraux téléphoniques. Le code 3 parmi 6

est également utilisé mais il est plus sensible aux parasites.

3.3.4 Code Aïken

Ce code utilise les 5 premières et les 5 dernières combinaisons de binaire pure.

( 0011 0001 1000 )BCD

( 3 1 8 )10

3 3 3 +

9 4 11

( 1001 0100 1011 )XS3


35

3.3.5 Code Gray ou binaire réfléchie ( ou encore le code cyclique)

Le code Gray est construit de telle façon que le passage d'une valeur à la suivante ne nécessite

que la modification d'un seul bit, Tableau 3.5.

La procédure de construction du tableau du code Gray pour différents nombres de bits (1, 2, 3

et 4) est illustrée sur la Figure 3.2.

Remarquer du Tableau 3.5 qu'entre le dernier nombre 15 =1000 et le premier nombre 0=0000

il y a un seule bit qui change donc en appliquant la définition de ce code le nombre 15 est suivi

par 0 et la séquence se répète; d'où la qualification code cyclique. Cette propriété est exploitée

dans les dispositifs fournissant en numérique la position angulaire d'une pièce en rotation.

Tableau 3.5 La représentation en code Gray des nombres écrient sur 4 bits

Code binaire Décimal Code Gray

0 0 0 0 0 0 0 0 00 0 0 1 1 0 0 0 10 0 1 0 2 0 0 1 10 0 1 1 3 0 0 1 00 1 0 0 4 0 1 1 00 1 0 1 5 0 1 1 10 1 1 0 6 0 1 0 10 1 1 1 7 0 1 0 01 0 0 0 8 1 1 0 01 0 0 1 9 1 1 0 11 0 1 0 10 1 1 1 11 0 1 1 11 1 1 1 01 1 0 0 12 1 0 1 01 1 0 1 13 1 0 1 11 1 1 0 14 1 0 0 11 1 1 1 15 1 0 0 0


36

3.4 Les codes pondérés et non-pondérés:

Lorsque les positions des bits des nombres codés ne sont affectées d'aucun poids le code est dit

un code non-pondéré et dans le cas contraire c'est un code pondéré. Le code binaire pur et le

code DCB sont des codes pondérés. Le code Gray, code XS3 et code Aïken sont des codes

non-pondérés. Et ces derniers sont définit par des tableaux de correspondance. Le code 'p'

parmi 'n' est un code non-pondéré en réalité mais on peut trouver des poids a affecté aux bits

mais ils ne sont pas valable pour toutes les combinaisons,

Tableau 3.6.

Figure 3.2 Procédure de construction du tableau du code Gray

0 0

1 10 0 01 0 1

2 1 13 1 0

0 0 0 01 0 0 12 0 1 13 0 1 0

4 1 1 05 1 1 16 1 0 17 1 0 0

Axe de symétrieou de réflexion

0 0 0 0 01 0 0 0 12 0 0 1 13 0 0 1 04 0 1 1 05 0 1 1 16 0 1 0 17 0 1 0 0

8 1 1 0 09 1 1 0 1

10 1 1 1 111 1 1 1 012 1 0 1 013 1 0 1 114 1 0 0 115 1 0 0 0


37

Tableau 3.6 Exemples de quelques codes non pondérés et des codes pondérés avec leur poids

de pondération.

Code Décimal Code DCB Code XS3 Code 2 parmi 5 Code Gray Code Aïken

Poids de pondération 100, 10, 1 8, 4, 2, 1 -- 7, 4, 2, 1, 0 8, 4, 2, 1, 0 -- --

0 0000 0011 11000 * 11000 * 0000 0000

1 0001 0100 00011 00011 0001 0001

2 0010 0101 00101 00101 0011 0010

3 0011 0110 00110 00110 0010 0011

4 0100 0111 01001 01001 0110 0100

5 0101 1000 01010 01010 0111 1011

6 0110 1001 01100 01100 0101 1100

7 0111 1010 10001 10100 * 0100 1101

8 1000 1011 10010 10001 1100 1110

9 1001 1100 10100 10010 1101 1111

-- code non pondéré

* anomalie de pondération

Electronique numériquelogique combinatoire

Chapitre 4 CIRCUITS INTEGRES

Leurs familles et ses caractéristiques

4.1 Définition

Un Circuit intégré (CI) est un groupement de composants électroniques (résistances,

diodes, transistors) fabriqués directement dans un matériau semi

(fréquemment le silicium, Si

type varie selon plusieurs facteurs entre autre le nombre de connections nécessaires, le

domaine d’utilisation (civil, militaire ou spatial). Le plus courant est le boîtier à double

rangées de connexions DIP (Dual In

1.4. Il comporte 8, 14, 16, 20, 24, 28, 40, ou 46 broches. Dans les applications militaires,

le boîtier le plus utilisé est le boîtier plat en céramique non

circuits entièrement à l’abri de l’humidité

montage en surface, il ressemble au DIP à l’exception que les broches sont courbées à

angle droit afin que l’on puisse les souder directe

plaquette, Figure 4.3. Les CIs à montage en surface sont très adaptés dans la fabrication

automatique des montages électro

Figure 4.2 Le boîtier plat.

logique combinatoire

CIRCUITS INTEGRES NUMERIQUES,



transistors) fabriqués directement dans un matériau semi

ment le silicium, Si) appelé substrat. Ce dernier est logé dans un boîtier dont le


d’utilisation (civil, militaire ou spatial). Le plus courant est le boîtier à double

rangées de connexions DIP (Dual In-line Package ) en céramique ou en plastique

. Il comporte 8, 14, 16, 20, 24, 28, 40, ou 46 broches. Dans les applications militaires,

le boîtier le plus utilisé est le boîtier plat en céramique non-conductrice qui met les

circuits entièrement à l’abri de l’humidité, Figure 4.2. Le boîtier le plus récent est celui à


angle droit afin que l’on puisse les souder directement sur les pastilles conductrices de la

. Les CIs à montage en surface sont très adaptés dans la fabrication

automatique des montages électroniques.

Figure 4.3 Le boîtier à montage de surface.Le boîtier plat.

Figure 4.1 Le boîtier DIP.

MEGHERBI Hassina

38

NUMERIQUES,



transistors) fabriqués directement dans un matériau semi-conducteur

) appelé substrat. Ce dernier est logé dans un boîtier dont le


d’utilisation (civil, militaire ou spatial). Le plus courant est le boîtier à double

line Package ) en céramique ou en plastique, Figure

. Il comporte 8, 14, 16, 20, 24, 28, 40, ou 46 broches. Dans les applications militaires,

conductrice qui met les

. Le boîtier le plus récent est celui à


ment sur les pastilles conductrices de la

. Les CIs à montage en surface sont très adaptés dans la fabrication

Le boîtier à montage de surface.


39

4.2 Terminologies des CIs Numériques

La définition des termes techniques les plus courants que les fabriquant des CIs utilisent dans

leurs fiches techniques sont comme suit :

1) VIH(min) : le niveau de tension au delà duquel la tension d’entrée est considérée

comme état logique Haut.

2) VIL(max) : le niveau de tension au dessous duquel la tension d’entrée est considérée

comme état logique Bas.

3) VOH(min) : le niveau de tension au delà duquel la tension de sortie est considérée

comme état logique Haut.

4) VOL(max) : le niveau de tension au dessous duquel la tension de sortie est considérée

comme état logique Bas.

Remarque : Les tensions se trouvant dans la zone interdite occasionnent des réponses

imprévisibles et ne doit jamais être utilisées.

5) Immunité aux bruits d’un circuit logique définit l’aptitude du circuit à tolérer des

tensions parasites sur ses entrées. Il se mesure par se qu’on appel la marge de bruit :

La marge de bruit état haut MH est définit par : MH = VOH (min) – VIH (min).

La marge de bruit état bas ML est donnée par : ML = VIL (max) – VOL (max).

6) IIH : courant d’entrée niveau haut : c’est le courant qui traverse une borne d’entrée

quand une tension niveau haut est appliquée à cette entrée (VIH), Figure 4.5 (a).

Zone Interditeou intermédiaire

Niveau Bas

Niveau Haut

Zone Interditeou intermédiaire

Niveau Bas

Niveau Haut

VIH(min)

VIL(max)

VOH(min)MH

ML VOL(max)

(a) Paramètres de tension de l’entrée (b) Paramètres de tension de sorite

Ten

sion

Figure 4.4 Les paramètres de tension du CI.


40

7) IIL : courant d’entrée niveau bas : c’est le courant qui traverse une entrée quand une

tension niveau bas est appliquée à cette entrée (VIL), Figure 4.5 (b).

8) IOH : courant de sortie niveau haut : c’est le courant qui traverse une borne de sortie

placée au niveau logique 1 dans des conditions de charge spécifiées, Figure 4.5 (c).

9) IOL : courant de sortie niveau bas : c’est le courant qui traverse une borne de sortie

placée au niveau logique 0 dans des conditions de charge spécifiées, Figure 4.5 (d).

10) Temps de propagation (ou le temps de traversée) est le retard qu’un signal logique

subit lorsqu’il traverse un circuit. Le temps de propagation est d’une grande

importance car il définit la fréquence maximale d’utilisation au delà duquel les circuits

ne sont plus utilisés. Selon le type de transition à l’entrée, on distingue deux temps de

propagation (Figure 4.6):

- tPLH, si la transition est du niveau bas vers le niveau haut ;

- tPHL, si la transition est du niveau haut vers le niveau bas.

11) Sortance (Fan-out) représente le nombre de charges qui peuvent être commandé par la

sortie du circuit.

12) La consommation : tous les CIs consomme une énergie électrique délivrée par

l’alimentation. La puissance dissipée par CI est généralement spécifiée par le courant

CI

IOL

VOLCI

IOH

VOHCI

IIL

VILCI

IIH

VIH

Figure 4.5 Les paramètres de courant du CI.

(a) (b) (c) (d)

tPHLtPLH

Tension d’entrée

Tension de sortie

Figure 4.6 Les temps de propagation du CI.


41

ICC tiré de l’alimentation VCC. Ce courant varie selon l’état logique des sorties du CI.

Si toute les sorties sont au niveau Haut, ce courant est appelé ICCH. Si toute les sorties

est au niveau bas il est appelé ICCL. La puissance dissipée moyenne Pd(moy) se calcule

ensuite comme suit :

Pd(moy) = VCC . ICC(moy) = VCC (ICCH + ICCL) / 2

13) Les circuits à 3-états (tri-state) : En plus des états haut et bas, la sortie d’un circuit à 3-

états peut prendre aussi l’état haute impédance qui représente un circuit ouvert. Ce

troisième état sert à isoler ou déconnecter la sortie du reste du circuit logique. Le

circuit est mis dans ce troisième état en se servant d’une entrée de sélection ou de

validation.

14) Les circuits à entrées Trigger de Schmith : Si les fronts d’un signal d’entrée ne sont pas

suffisamment brefs, le signal de sortie risque d’entrer en oscillation ou de donner des

valeurs de tensions imprévisibles. Pour palier ce problème, des circuits à entrées

Trigger de Schmith sont utilisés. Ils sont caractérisés par deux tensions de basculement

V+ et V- correspondants respectivement au seuil de transition du niveau bas vers le

niveau haut et du niveau haut vers le niveau bas, tel que V+ > VOH(min) et V-

<VOL(max). Sur le circuit à entrées Trigger de Schmith on trouve le symbole .

VOH (min)

Zone interdite

VOL (max)

V+

VIH(min)

VIL(max)

V-

Tension d’entrée

Tension de sortie d’un inverseur àentrées Trigger de Schmith

Tension de sortie d’un inverseur àentrées standards

Figure 4.7 Chronogramme d’un circuit inverseur à entrées Trigger de Schmith.


42

4.3 Classification des CIs

4.3.1 Classification des CIs selon la complexité du circuit

Les CIs numériques sont classés selon la complexité du circuit mesurée par le nombre des

portes logiques intégrés dans le substrat. On distingue 5 niveaux de complexités décrites dans

le Tableau 4.1.

Tableau 4.1 Classification des CIs selon la complexité du circuit.

Complexité Nombre de portes logiques

SSI (Smal Scale Integration) : Intégration à petite échelle Moins 10

MSI (Medium Scale Integration) : Intégration à moyenne échelle 10 – 100

LSI (Large Scale Integration) : Intégration à grande échelle 100 – 10000

VLSI (Very Large Scale Integration) : Intégration à très grande échelle 10000 – 100000

ULSI (Ultra Large Scale Integration) : Intégration à ultra grande échelle Plus 100000

4.3.2 Classification des CIs selon l’écoulement du courant

Il est possible de classer les CIs dans des familles selon l’écoulement du courant entre la sortie

d’un circuit logique et l’entrée d’un autre. La famille, qui pour fonctionner, fournit du courant

est appelée famille logique à injection de courant, Figure 4.8 (a). Tandis que, celle qui doit

extraire du courant pour fonctionner, on l’appel famille logique à extraction de courant,

Figure 4.8 (b). Il faut noter que ces deux familles ne sont pas compatibles.

Figure 4.8 Classification des CIs selon l’écoulement du courant.

Ii2

Ii1 Io

(b) Famille logique à injection de courant

Ii2

Ii1 Io

(a) Famille logique à extraction de courant


43

4.3.3 Classification des CIs selon le type de transistors

Une autre classification peut être établit selon le type de transistors que l’on retrouve dans ces

CIs (Figure 4.9) :

- Famille des CIs bipolaire (CI à base de transistors à jonction bipolaire NPN ou PNP) ;

- Famille des CIs unipolaire (CI à base de transistors à effet de champs unipolaire).

RTL (Resistance Transistor Logic) DTL (Diode Transistor Logic)

TTL (Transistor Transistor Logic) ECL (Emitter Coupled Logic) HTL (High threshold Logic) CML (Current Mode Logic) HNIL (High Noise Immunity Logic) IIL ou I2L (Integrated Injection Logic)

Series TTL ou Series 74 (Les sous familles de TTL) :

Nom Designation ou (Numéro d’identification)TTL Standard 74TTL Rapide 74HTTL Faible Consommation 74LTTL schottky 74STTL schottky faible consommation 74LSTTL schottky avancé 74ASTTL schottky avancé faible consommation 74ALS

PMOS (P canal Metal Oxyde Semiconductor) NMOS (N canal MOS)

CMOS (Complementary MOS)

Series CMOS (Les sous familles de CMOS) :

Nom Designation (ou Numérod’identification)CMOS à porte métallique 40 ou 140 (une version améliorée est 4000B)CMOS à porte métallique, brochage compatible TTL 74CCMOS à porte de silicium, brochage compatible TTL, rapide 74HCCMOS à porte de silicium, rapide, électriquement compatible à TTL 74HCT

CI

Famille des CIs bipolaires Famille des CIs unipolaire

Figure 4.9 Classification des CIs selon le type de transistors


44

4.3.4 Série TTL

La série TTL est l’une des technologies les plus utilisées. Le code de désignation des

CIs appartenant à cette sous-famille est donné sur la Figure 4.10

4.3.4.1 Caractéristiques des séries TTL

Les caractéristiques types des séries TTL sont résumées dans le Tableau 4.2. Une autre

caractéristique des séries TTL concerne les entrées inutilisées est décrite comme suit :

Toute entrée d’un circuit TTL non-connectée (flottante ou libre) se comporte comme si la

valeur qui lui appliquée était un « 1 » logique.

Tableau 4.2 Caractéristiques types des séries TTL

Caractéristiques 74 74L 74H 74S 74LS 74AS 74ALS UnitéTemps de propagation 9 33 6 3 9.5 1.7 4 nsec

Consommation 10 1 23 20 2 8 1.2 mWFréquence maximale 35 3 50 125 45 200 70 MHz

Sortance 10 20 10 20 20 40 20VOH(min) 2.4 2.4 2.4 2.7 2.7 2.5 2.5 VVOL(max) 0.4 0.4 0.4 0.5 0.5 0.5 0.4 VVIH(min) 2.0 2.0 2.0 2.0 2.0 2.0 2.0 VVIL(max) 0.8 0.7 0.8 0.8 0.8 0.8 0.8 V

SN

Code Fabricant

SN Texas InstrumentMC MotorolaDM NationalIM IntersilN SigneticsMM Monolithic MemoriesP IntelH HarriesF FairchildAM Advanced Micro Devices

74

La Série 74

LS

PerformanceHLSLSPas de lettre (standard)ASALSCHCHCT

20

Nombre indiquantla fonction logiqueréalisée

N

Type de boîtierN DIP en plastiqueJ DIP en céramiqueW Boîtier plat en céramique

Figure 4.10 Code de désignation des CIs de la série TTL


45

4.3.4.2 Circuits à collecteur ouvert

Les circuits à collecteur ouvert sont des circuits conçues de tell sorte qu’à la sortie on a un

transistor dont le collecteur est en l’air, Figure 4.11. Ce type de circuits permet :

1) de commander à partir de signaux logiques une charge indépendamment du reste du circuit

et alimentée soit sous 5v, soit une tension beaucoup plus élevée.

2) La réalisation d'un ET ou d'un OU câblé (Wired-AND ou Wired-OR) appelé aussi le ET

fantôme ou le OU fantôme, respectivement, Figure 4.12.

4.3.5 Série CMOS

Les caractéristiques types des séries CMOS sont résumées dans le Tableau 4.3. Une autre

caractéristique des séries TTL concerne les entrées inutilisées est décrite comme suit :

Les entrées dans les circuit CMOS ne doivent jamais être laissées non-connectées même pour

les portes non-utilisées du CI. Car, ces entrées non-connectées peuvent captées des signaux

parasites et des charges électrostatiques pouvant facilement polarisé les transistors MOS

canal P et canal N et les mettre en état conducteur. Ceci peut donner lieu à une plus grande

dissipation thermique qui mène à la destruction du CI.

VCC

Circuità

collecteurouvert

ChargeExtérieureSortie

Figure 4.11 CI à collecteur ouvert.

ET à collecteur ouvert

La porte Fantôme

Figure 4.12 La réalisation du ET cablé par des CIs à collecteur ouvert.


46

Tableau 4.3 Caractéristiques types des séries CMOS

Caractéristiques 74HC 4000B Unité

Temps de propagation 8 50 nsec

Consommation statique à 100kHz 0.17 0.1 mW

Fréquence maximale 40 12 MHz

Marge aux bruits 0.9 1.5 V


47

Entrée de commande

Figure 5.1 Configuration du circuit de blocage.

Chapitre 5 Les Fonctions Combinatoires Usuelles et

Leurs Circuits

Parmi les fonctions combinatoires les plus connues et les plus utilisées, on va présenter dans

ce chapitre les fonctions suivantes :

1. La fonction de blocage;2. La fonction d'aiguillage d'information (multiplexage) et de démultiplexage;3. Les fonctions de codage, de décodage et de transcodage;4. La fonction de comparaison;5. Les fonctions arithmétiques.

5.1 La Fonction de Blocage

Le circuit associé à cette fonction autorise le passage d'un signal d'entrée logique jusqu'à la

sortie, en utilisant un signal de commande, Figure 1.4Figure 5.1. Autrement dit, le passage

d'un signal logique est validé ou bloqué selon les conditions présentes à l'entrée de commande.

Exemple :

Soit à concevoir un circuit qui autorise le passage d'un signal logique ai jusqu'à la sortie Xi

quand les entrées de commande B et C sont toutes les deux à 1. Dans les autres cas la sortie est

toujours à 0.

La table de vérité est :

D'où Xi = ai.B.C alors le circuit logique est :

ai B C Xi

0 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1

Circuit deblocage

Entréelogique

Sortielogique

( ? )ai Xi

Entrée de commande = f(B,C)

aiXi

B C

Circuit de blocage


48

ai XiEntrée decommande

Figure 5.2 Un circuit de blocage élémentaire.

Figure 5.3 Un circuit de blocage à base de circuits de blocage élémentaires.

Dans le cas générale si on dispose d'une information A = an-1 …….a1a0 et on veut commander

son passage vers la sortie X = Xn-1 …..X1 X0 . Il suffit de concevoir le circuit de blocage

élémentaire c-à-d pour un seul bit, Figure 5.2.

Puis faire l'association de n circuits de blocage élémentaires, Figure 5.3.

5.2 La fonction d'aiguillage de l'information (multiplexage) et de

démultiplexage

5.2.1 Multiplexage

Dans ce cas on dispose de deux informations ou plus à l’entrée du circuit et une seule sortie

vers laquelle on communique l’information qui nous intéresse. Cette opération est dite

opération d’aiguillage ou de multiplexage. Elle est commandée par des entrées de sélection

appelées aussi entrées d’adresse et une entrée de validation qui permet d’inhiber globalement

le fonctionnement du circuit. S’il y a n bits pour l’entrées d’adresse, le circuit peut multiplexer

ou aiguiller jusqu’à 2n informations, Figure 5.4 .

Entrée decommande

#n-1

an-1

Xn-1

#n-2

an-2

Xn-2

#1

a1

X1

#0

a0

X0

Circuit demultiplexage

Entrées de sélectionou d’adresse (n bits)

AB

2n informationsau maximum

F

Sortielogique

Figure 5.4 Schéma général d’un circuit de multiplexage.

Entrée devalidation


La famille TTL offre plusieurs modèles de multiplexeurs (

74150 – MUX 16 à 1

74151 – MUX 8 à 1

74153 – 2 MUX 4 à 1

74157 – 4 MUX 2 à 1

5.2.2 Exemple de circuit intégré de MUX

Le circuit intégré 74151 est un MUX

Sa description générale

logique sont illustrés sur la

Figure 5.7, respectivement.

Le constructeur indique généralement le

fonctionnement de son circuit par une table

de fonctionnement, Tableau

Figure


eurs modèles de multiplexeurs (MUX ):

de circuit intégré de MUX

Le circuit intégré 74151 est un MUX 8 à 1, Figure 5.5.

et son schéma

sur la Figure 5.6 et

Le constructeur indique généralement le

fonctionnement de son circuit par une table

Tableau 5.1.

Figure 5.7 Schéma logique du circuit 74151.

Figure 5.5

Figure 5.6 Description générale du circuit 74151.

MEGHERBI Hassina

49

Le circuit intégré 74151.

Description générale du circuit 74151.


50

L'expression logique de la sortie du MUX 74151 peut être facilement déduite de la table de

fonctionnement, Tableau 5.1, comme suit :

Y = E.(I7.S2.S1.S0 + I6.S2.S1.S0 +I5.S2.S1.S0 +I4.S2.S1.S0 +I3.S2.S1.S0 +I2.S2.S1.S0 +I1.S2.S1.S0 +

I0 .S2.S1.S0)

5.2.3 Applications des multiplexeurs

Les applications les plus courantes des multiplexeurs sont :

Sélection ou l'aiguillage des données;

Conversion parallèle – série;

Génération des formes d'onde;

Réalisation des fonctions logiques combinatoires.

5.2.3.1 Exemple de réalisation d'une fonction logique par un MUX:

Soit à réaliser la fonction logique définit par la table de vérité ci-contre:

Premièrement, on place les variables sur les lignes d'adresses du MUX

(donc pour ce MUX le nombre de lignes d'adresses = au nombre de

variables de la fonction à réaliser).

De la table de vérité on a :

Tableau 5.1 Table de fonctionnement du circuit 74151.

A B C F F

0 0 0 1 I0

0 0 1 0 I1

0 1 0 1 I2

0 1 1 1 I3

1 0 0 0 I4

1 0 1 0 I5

1 1 0 1 I6

1 1 1 0 I7


51

F = ABC + ABC + ABC + ABC (5.1)

Et d'après le principe du MUX on a :

F = E (I7 ABC + I6 ABC + I5 ABC + I4 ABC + I3 ABC + I2 ABC + I1 ABC + I0 ABC)(5.2)

En identifiant (5.1) et (5.2) on obtient :

E = 0; I7 = I5 = I4 = I1 = 0; I6 = I3 = I2 = I0 = 1.

Donc le circuit qui réalise la fonction F à base du MUX à 3

entrées d'adresse est le suivant :

Devoir 1: Trouvez comment cascader deux MUX 74151

à 8 entrées pour avoir un MUX à 16 entrées.

5.2.4 Démultiplexage

La fonction de démultiplexage est la fonction inverse de celle de multiplexage; et le

démultiplexeur n’a qu’une entrée qui est aiguillée vers une sortie parmi les 2n sorties en

utilisant n entrées d’adresses, Figure. Les démultiplexeurs sont utilisés principalement dans la

conversion série-parallèle

Parmi les CIs des démultiplexeurs (DEMUX) existants on trouve :

74139 2 x DEMUX 2 4 (16 PINS)

74138 1 x DEMUX 3 8 (16 PINS)

74154 1 x DEMUX 4 16 (24 PINS)

Figure 5.8 Description général d’un circuit de démultiplexage.


52

Tableau 5.2 La table de fonctionnement du DEMUX 74LS138.

G1 G2A G2B S2 S1 S0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

X X H X X X H H H H H H H H

X H X X X X H H H H H H H H

L X X X X X H H H H H H H H

H L L L L L L H H H H H H H

H L L L L H H L H H H H H H

H L L L H L H H L H H H H H

H L L L H H H H H L H H H H

H L L H L L H H H H L H H H

H L L H L H H H H H H L H H

H L L H H L H H H H H H L H

H L L H H H H H H H H H H L

H = High LevelL = Low LevelX = Don't care

Figure 5.9 Le circuit intégré du 74LS138.

Figure 5.10 Description général du circuit intégré 74LS138.


53

5.2.5 Exemple de circuit intégré de DEMUX 74138

Le circuit intégré 74138 est un DEMUX à 8 sorties, Figure 5.9. Sa description général et sa

table de fonctionnement sont données sur la Figure 5.10, et le Tableau 5.2, respectivement.

Devoir 2: Déduire le schéma logique de DEMUX 74LS138

5.2.6 Extension des circuits démultiplexeurs

On a vue qu'il existe sous forme de circuits intégrés des démultiplexeurs avec 2, 4, 8 ou 16

lignes de sortie. Pour construire des démultiplexeurs d'ordre supérieur on peut être amené à

cascader des démultiplexeurs. Par exemple un démultiplexeur avec 32 sorties peut être réalisé

avec un DEMUX de 4 sorties (qui représente le tronc) et 4 DEMUX de 8 sorties (qui

représentent les branches), Figure 5.11

DEMUX1 à 8#1

DEMUX1 à 8#2

DEMUX1 à 8#3

DEMUX1 à 8#4

DEMUX1 à 4

Figure 5.11 Exemple d’un DEMUX à 32 sorties réalisé avec1 DEMUX à 4 sorties et 4DEMUX à 8 sorties


54

5.3 Les Fonctions de Codage, de Décodage et de Transcodage

5.3.1 Le codage

Le circuit de codage ou codeur est un circuit à 2n entrées est n sorties. Il code en binaire

l'indice de l'entrée activée.

Le bon fonctionnement de ce codeur suppose qu'une seule ligne d'entrée peut être dans l'état

actif. Par contre, si plusieurs entrées sont actives simultanément le résultat pourra ne pas avoir

de signification. Pour éviter ce problème on utilise un codeur prioritaire. Pour ce type de

circuit si plusieurs lignes d'entrée sont actives simultanément, le résultat correspond à la ligne

d'entrée d'indice le plus élevé.

5.3.2 Exemples de circuits intégrés de codage

5.3.2.1 Exemple de CI 74148

Le circuit intégré 74148 est un codeur octal-binaire, Figure 5.12. Sa description générale et sa

table de fonctionnement sont données sur la Figure 5.13 et Tableau 5.3, respectivement.

Remarque : Les sorties de validation Eo et Gs sont utilisées pour la mise en cascade de

plusieurs codeurs pour faire une extension à plus de 8 entrées

Devoir 3: Déduire le schéma logique de codeur 74LS148

Figure 5.12 Le circuit intégré du 74LS148


55

5.3.2.2 Exemple de CI de codeur 74147

Le circuit intégré 74147 est un codeur décimal BCD, Figure 5.14. Sa description générale et sa

table de fonctionnement sont données sur la Figure 5.15, Tableau 5.4, respectivement.

Remarque : Il n'y a pas d'entrée I0, puisque le codeur suppose que l'état d'entrée du chiffre

décimale 0 est celui créé quand toutes les autres entrées sont au niveau Haut.

Devoir 4: Déduire le schéma logique du codeur 74147.

Tableau 5.3 La table de fonctionnement du circuit 74148

EI I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 Gs Eo

H X X X X X X X X H H H H H

L L H H H H H H H H H H H L

L X L H H H H H H H H L L H

L X X L H H H H H H L H L H

L X X X L H H H H H L L L H

L X X X X L H H H L H H L H

L X X X X X L H H L H L L H

L X X X X X X L H L L H L H

L X X X X X X X L L L L L H


Figure 5.13 Description du circuit intégré 74LS148


56

Tableau 5.4 La table de fonctionnement du codeur 74147

I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0

H H H H H H H H H H H H H

L H H H H H H H H H H H L

X L H H H H H H H H H L H

X X L H H H H H H H H L L

X X X L H H H H H H L H H

X X X X L H H H H H L H L

X X X X X L H H H H L L H

X X X X X X L H H H L L L

X X X X X X X L H L H H H

X X X X X X X X L L H H L


Figure 5.15 Description du circuit 74 147

Figure 5.14 Le circuit intégré du 74147


57

5.3.3 Le décodage

Le circuit de décodage ou décodeur est un circuit à n entrées et 2n sorties au maximum dont

une seule est activée. Les entrées forment se qu'on appelle adresse car elles expriment en

binaire le numéro décimal de la sortie active.

Le décodeur peut être vu comme un démultiplexeur avec une entrée de donnée fixe et égale à

1. C'est pourquoi les circuits intégrés des démultiplexeurs sont les même que ceux des

décodeurs.

On peut appeler un décodeur à n entrées et m sorties un décodeur 1 parmi m (par exemple un

décodeur 1 parmi 8).

5.3.4 Exemple de circuit intégré de décodeur 7442

Le circuit intégré 74 42 est décodeur DCB-Décimal (ou

décodeur 1 parmi 10), Figure 5.16. Sa description

générale et sa table de fonctionnement sont données sur la

Figure 5.17 et Tableau 5.5, respectivement.

Devoir 5: Déduire le schéma logique du

DECODEUR 74 42.

Figure 5.17 Description du circuit 7442

Figure 5.16 Le circuit intégré du 7442


58

5.3.5 Applications des décodeurs

Les décodeurs sont largement utilisés dans

- l'adressage des cellules mémoires dans les ordinateurs;

- le démultiplexage et la conversion série-parallèle, Figure 5.18;

- réalisation des fonctions logiques.

5.3.6 Exemple de réalisation des fonctions logiques par un décodeur

Soit à réaliser les fonctions logiques F1 = CBACBA et F2 = CBACBA

Figure 5.18 Principe d’application du décodeur dans le démultiplexage.

Tableau 5.5 La table de fonctionnement du codeur Decimal-BCD 7442

A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

L L L L L H H H H H H H H HL L L H H L H H H H H H H HL L H L H H L H H H H H H HL L H H H H H L H H H H H HL H L L H H H H L H H H H HL H L H H H H H H L H H H HL H H L H H H H H H L H H HL H H H H H H H H H H L H HH L L L H H H H H H H H L HH L L H H H H H H H H H H L



59

On associe aux lignes d'adresse du décodeur les variables de la fonction à réaliser. Ce qui

revient à dire que le nombre de lignes d'adresse doit égale au nombre de variables de la

fonction logique à réaliser. Alors, chaque sortie peut s’écrire en fonction des variables sous

forme de minterme. Ainsi, les expressions des fonctions à réaliser peuvent être obtenu en

fonction des sorties du décodeur, Figure 5.19. Le circuit logique réalisant toutes les fonctions

logiques à base d’un décodeur et des portes OR est donné sur la Figure 5.20.

5.3.7 Le transcodage

Le transcodeur est tout circuit de conversion de code, à p entrées et à k sorties, différents des

précédents.

On ne trouve pas tous les possibilités de conversion de code sous forme de circuits intégrés. Il

faut les réaliser en poursuivant la démarche suivante:

1) écrire la table de vérité de l'opération de transcodage;

2) simplification des fonctions (ou sorties) par exemple à l'aide du tableau de Karnaugh;

3) déduire le logigramme selon les portes logiques disponibles.

Figure 5.20 Réalisation des fonctions à base d’un décodeur et des portes OR

Figure 5.19 Association des lignes d’adresse du décodeur aux variables de la fonction à réaliser.


60

Parmi les transcodeurs que l'on trouve en circuits intégrés on peut citer :

Transcodeur excédant 3 -décimal 7443;

Transcodeur gray excédant 3 -décimal 7444;

Transcodeur DCB - 7 segments voir 74247, 74248 et 74249

Devoir 6: Concevez un transcodeur Gray-décimal

5.4 La Fonction de Comparaison

C'est connu que l'opération de comparaison se fait sur deux quantités. Si les deux quantités à

comparer sont présent tous les deux dans le même endroit on utilise des comparateurs

d'égalité ou d'inégalité. S'ils se trouvent dans des endroits distants on utilise une procédure de

comparaison à base de générateur et contrôleur de parité.

5.4.1 La fonction de comparaison d'égalité ou d'inégalité

La comparaison de deux quantités binaires A et B revient à trouver si elles sont égaux ou non.

Généralement la sortie du circuit de comparaison donne trois fonctions : l’une notée “E”

indiquant l’égalité, une autre “S” indiquant que A est supérieur à B, et la dernier “I” indiquant

que A est inférieur à B.

5.4.2 Exemple de circuit de comparaison

Le circuit intégré de comparaison de 4 bits est 7485, Figure 5.21. Sa description générale et sa

table de fonctionnement sont données sur la Figure 5.22 et le Tableau 5.6, respectivement.

Figure 5.21 Le circuit intégré du 74LS85


61

Tableau 5.6 La table de fonctionnement du comparateur 7485

Comparaison des chiffres binaires de A et B Entrées en cascade Sorties

A3, B3 A2,B2 A1,B1 A0,B0 E' I' S' E I S

A3 > B3 X X X X X X B B H

A3 < B3 X X X X X X B H B

A3 = B3 A2 > B2 X X X X X B B H

A3 = B3 A2 < B2 X X X X X B H B

A3 = B3 A2 = B2 A1 > B1 X X X X B B H

A3 = B3 A2 = B2 A1 < B1 X X X X B H B

A3 = B3 A2 = B2 A1 = B1 A0 > B0 X X X B B H

A3 = B3 A2 = B2 A1 = B1 A0 < B0 X X X B H B

A3 = B3 A2 = B2 A1 = B1 A0 = B0 B B H B B H

A3 = B3 A2 = B2 A1 = B1 A0 = B0 B H B B H B

A3 = B3 A2 = B2 A1 = B1 A0 = B0 H B B H B B


Figure 5.22 Description du circuit 74LS85


62

Devoir 7: Déduire le circuit logique d'un comparateur de deux chiffres binaires.

En utilisant ces comparateurs élémentaires trouver le circuit logique du

comparateur 7485.

5.4.3 Extension des circuits de comparateurs

Pour obtenir un comparateur de 8 bits ou plus on procède à la cascade des circuits de

comparateurs de 4 bits (74 85), Figure 5.23.

Ce montage présente l'inconvénient que les sorties d'un comparateur dépendent des sorties de

celui qui le précède et ainsi la réponse du montage sera relativement lente si le rang des

quantités binaires à comparer est grand. Pour pallier ce problème on utilise des comparateurs

qui fonctionnent séparément et leurs résultats est combinés par la suite, Figure 5.24.

Figure 5.24 Extension de comparateur par un montage en parallèle

Figure 5.23 Extension de comparateur par un montage cascades


63

5.4.4 Générateur et contrôleur de parité

Lors de la transmission d’informations numériques entre deux systèmes, il peut se produire

des erreurs. Pour voir si l'information reçue coïncide avec l'information émise, on ne peut pas

procéder avec la méthode de comparaison précédente. Mais on peut tenter de comparer et

détecter, voire de corriger ces erreurs en rajoutant des redondances au contenu du message

transmis. Ces redondances consistent en des bits supplémentaires élaborés conformément à

une règle connue à la fois par l’émetteur et le récepteur du message. La technique la plus

élémentaire, qui est très utilisée dans la transmission de caractères, codés en ASCII (American

Standard Code for International Interchange) par exemple, consiste à rajouter un bit de parité

calculé de telle façon que chaque caractère transmis, augmenté de cet élément de contrôle,

contienne un nombre pair (parité paire, even parity) ou impair (parité impaire, odd parity)

d’éléments binaires à ‘1’. La Figure 5.25 illustre le principe d’un Système de transmission des

données muni d'un générateur et d'un contrôleur de parité. Le générateur de parité fourni à la

sortie le bit de parité du mot binaire présent à l'entrée, et le contrôleur de parité permet de

contrôler que la parité des données reçues est bien conforme à la valeur prévue par le

protocole de transmission.

Remarquons cependant que type de contrôle élémentaire ne permet de détecter qu'un nombre

impair de bits en erreur dans un mot. Par ailleurs il ne permet pas de corriger les erreurs

détectées. Pour ce faire il faut utiliser des codes auto correcteurs, qui détectent et corrigent les

erreurs de transmission et ils nécessitent plusieurs bits supplémentaires.

Exemple (Parité paire):

Le mot à transmettre: d2 d1 d0= 1 0 1

Le bit de parité à ajouter: P=0, car il y a un nombre pair de 1 (2).

En cas de détection d'une erreur, impossible de la corriger.

Figure 5.25 Système de transmission des données muni d’un générateur et d’un contrôleur de parité


Sous forme de circuit intégré il existe:

- Le CI 74180 un générateur/contrôleur de parité pair/impaire 8bits;

- Le CI 74LS280 un générateur/contrôleur de parité pair/impaire 9bits.

5.5 Les Fonctions Arithmétiques

5.5.1 L’Addition

L’addition de deux bits a et b s'écrit :

Où s est le bit de résultat; et r e

Le circuit logique qui réalise cette fonction est appelé un

5.5.2 Demi-additionneur

Les demi-additionneurs (SA

de deux chiffres binaires (ai et b

Sa table de vérité et son circuit logique sont donnés sur la

Figure

Figure 5.26 Description général d’un demi


gré il existe:

74180 un générateur/contrôleur de parité pair/impaire 8bits;

74LS280 un générateur/contrôleur de parité pair/impaire 9bits.

Les Fonctions Arithmétiques

de deux bits a et b s'écrit :

t le bit de résultat; et r est celui du retenue.

Le circuit logique qui réalise cette fonction est appelé un demi additionneur

additionneur

: Semi-Adder) sont des circuits logiques qui effectuent l’addition

et bi) sans rendre compte d’une retenue précédant

et son circuit logique sont donnés sur la Figure 5.27,

Figure 5.27 Réalisation d’un demi-additionneur

Description général d’un demi-additionneur

a b r s0+0 = 000+1 = 011+0 = 011+1 = 10

MEGHERBI Hassina

64

74180 un générateur/contrôleur de parité pair/impaire 8bits;

74LS280 un générateur/contrôleur de parité pair/impaire 9bits.

demi additionneur.

Adder) sont des circuits logiques qui effectuent l’addition

précédant, Figure 5.26.


65

5.5.3 Additionneur complet

Les additionneurs complets (FA : Full Adder) sont des circuits qui permettent l’addition de

deux chiffres binaires (ai et bi) et une retenue précédente ri-1, Figure 5.28. La réalisation du son

circuit logique est décrite sur la Figure 5.29.


ai bi ri-1 ri si

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

Figure 5.29 La réalisation du circuit logique d’un additionneur complet

Figure 5.28 Description général d’un additionneur complet.

si =aibi ri-1=s'i ri-1

ri = ai.bi + ai.ri-1 + bi. ri-1 = ai.bi + (aibi).ri-1= r'i + r"i


66

5.5.4 Addition de deux nombres binaires non-signés

Le principe d’addition des nombres dans le système binaire est le même que dans le système

décimale, voir l’exemple de la Figure 5.30, où les nombres à additionner sont A=a3a2a1a0 et

B=b3b2b1b0.

5.5.5 Additionneur avec une retenue à propagation série

Le circuit d’addition de ces deux nombres peut être obtenu en cascadant des additionneurs

complets comme c’est illustré sur la Figure 5.31

Ce circuit est appelé additionneur avec une retenue à propagation série. L'inconvénient de

cet additionneur est le temps nécessaire à la réalisation de l'addition. Ce temps est en effet

conditionné par la propagation de la retenue à travers tous les additionneurs élémentaires.

Figure 5.31 Additionneur avec une retenue à propagation série

Figure 5.30 Principe d’additionnement binaire


67

5.5.6 Additionneur à retenue anticipée

Dans un additionneur à retenue anticipée, Figure 5.32, on évalue en même temps la retenue de

chaque étage. Pour cela on détermine pour chaque étage les quantités Pi et Gi. A partir du

Tableau 5.8 on obtient :

Pi= ai bi (propagation d'une retenue) ;

Gi = ai.bi (génération d'une retenue).

La retenue entrante à l'ordre i vaut 1(ri=1) si :

- soit l'étage i-1 a généré la retenue (Gi-1 = 1)

- soit l'étage i-1 a propagé la retenue générée à l'étage i-2 (Pi-1=1 et Gi-2=1)

- soit les étages i-1 et i-2 ont propagé la retenue générée à l'étage i-3 (Pi-1=Pi-2=1 et Gi-3=1)

..........

- soit tous les étages inférieurs ont propagé la retenue entrante dans l'additionneur (Pi-1=Pi-2

=...=P0=r0=1).

Donc ri= Gi-1 + Pi-1.Gi-2 + Pi-1.Pi-2.Gi-3 +................+ Pi-1.Pi-2.Pi-3....P0.r0

r1 = G0 + P0.r0

r2 = G1 + P1.G0 + P1.P0.r0

Figure 5.32 Additionneur 4 bits à retenue anticipée


68

r3 = G2 + P2.G1 + P2.P1.G0 + P2.P1.P0.r0

r4 = G3 + P3.G2 + P3.P2.G1 + P3.P2.P1.G0 + P3.P2.P1.P0.r0

Dans un additionneur à retenue anticipée, on évalue en parallèle:

- les couples (Gi, Pi)

- les retenues ri

- les bits de somme si=ai bi ri = Pi ri

La structure du bloc CLU (Look-ahead-carry generator) peut être déterminée à partir des

équations donnant les retenues ri. Son circuit intégré est 74LS182.

5.5.7 La soustraction

Le principe de soustraction de deux chiffres binaires a et b est :

Où s et le bit de résultat; et r et celui du retenue.

Le circuit logique qui réalise cette fonction est appelé un demi-soustracteur.

5.5.8 Demi-soustracteur

Les demi-soustracteurs (SS : Semi-Substractor) sont des circuits logiques qui réalise la

soustraction de deux chiffres binaires (ai et bi) sans tenir compte d’une retenue précédente,

Figure 5.33. La réalisation de son circuit logique est décrite sur la Figure 5.34.

Tableau 5.8 Table de vérité de Pi et Gi

a b r s0-0 = 000-1 = 111-0 = 011-1 = 00


69

La table de vérité les expressions de sortie le logigramme

5.5.9 Soustracteur complet

Les soustracteurs complets (FS : Full Substractor) sont des circuits qui permettent la

soustraction de deux chiffres binaires (ai et bi) avec une retenue précédente ri-1, Figure 5.35. La

réalisation de son circuit logique est décrite sur la Figure 5.36.

Figure 5.33 Description général d’une demi-soustraction.

Figure 5.34 Réalisation du circuit logique du demi-soustracteur.

Figure 5.35 Description général d’un soustracteur complet

ai bi ri si

0 0 0 00 1 1 11 0 0 11 1 0 0

si = iiii baba =aibi

ri = b.a ii = (aibi). ai = si.ai

ai

bisi

ri

FS

ai

bi

ri-1

si

ri


70


Les expressions de sortie

Le logigramme

ai bi ri-1 ri si

0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1

si =aibi ri-1 = s'i ri-1

ri = 1-ii1-iiii r.b.ra.ba = .ba ii + ( ii ba

Figure 5.36 Réalisation du circuit logique du soustracteur complet


71

Bibliographie

[1] Jean-Claude Lafont, Jean-Paul Vabre, Cours et problèmes d'électronique numérique:

124 exercices avec solutions, Ellipses, 1986.

[2] Claude Brie, Logique combinatoire et séquentielle: méthodes, outils et réalisations,

Ellipses, 2002.

[3] Mouloud Sbai, Logique Combinatoire & Composants Numériques Cours & Exercices

Corrigés, Ellipses, 2013.

[4] A. Anand Kumar, FUNDAMENTALS OF DIGITAL CIRCUITS, Phi Learning : 3rd

Edition, 2014.

[5] Salivahanan S, Arivazhagan S, Digital Circuits and Design, 4th Edition, Vikas

Publishing House Pvt Ltd, 2012.

[6] S. Menacer, M. Menacer et A. Menacer, Electronique Digitale, Tome 1: Analyses

combinatoires et séquentielles Les éditions Infor-Z, 1990.

[7] Jean-Michel Bernard et Jean Hugon, Pratique des circuits logiques, 3ème édition,

Editions Eyrolles, Collection Technique et Scientifique des Télécommunications,

1987.

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