electrónica digital
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Electrónica Digital
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Sistemas Numéricos Conjunto ordenado de símbolos llamados
“dígitos”, con relaciones definidas para Suma, Resta, Multiplicación, División.
La Base (r) del sistema representa el numero total de dígitos permitidos, ejemplos: r=2 Sist. Binario, dígitos: 0,1 r=10 Sist. Decimal, dígitos: 0,1,2,3,4,5,6,7,8,9 r=16 Sist. Hexadecimal, dígitos: 0,1,2,3,4,5,6,7,
8,9,A,B,C,D,E,F
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• Ejemplos:
(123.45)10 = 1*102 + 2*101 + 3*100 + 4*10-1 + 5*10-2
(1001.11)2 = 1*23 + 0*22 + 0*21 + 1*20 + 1*2-1 + 1*2-2
(3A.2F)16 = 3*161 + A*160 + 2*16-1 + F*16-2
Donde: A=10, B=11, C=12, D=13, E=14 y F =15
Notación Polinomial
1n
mi
iiraN
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Sistemas de uso común
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Códigos Numéricos
Números de Punto Fijo
san-1…a1a0. => Entero
s.an-1…a1a0 => Fraccionario Representación exceso-K:
Se forma al sumarle K a cada palabra de código
Ejemplo: Decimal Comp 2 exceso-8
+7 0111 1111
+5 0101 1101
-2 1110 0110
-6 1010 0010
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Códigos de Caracteres• Decimal Codificado Binario (BCD)
Decimal BCD
0 0000 ejemplo: 1 0001 (124)10 =
2 0010 (000100100100)BCD
3 0011
4 0100 (10010111)BCD = (97)10
5 0101
6 0110
7 0111
8 1000
9 1001
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Códigos de Caracteres Código ASCII:
Código de caracteres usado por las computadoras
Carácter Binario HexadecimalD 01000100 443 00110011 33~ 01111110 7E¼ 10101100 ACñ 10100100 A4
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Postulados del álgebra de Boole
Postulado 1: DEFINICION: un álgebra booleana es un sistema
algebraico cerrado formado por dos elementos 0 y 1 (Conjunto K), y operadores · y +; para cada par de elementos a y b K; a · b y a + b K,
donde: + => or
· => and a b a+b
0 0 0
0 1 1
1 0 1
1 1 1
a b a·b0 0 0
0 1 0
1 0 0
1 1 1
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• Postulado 2:– Existe elementos 0 y 1, tal que, para a K :
a) a + 0 = a (elemento neutro)
b) a 1 = 1 (elemento identidad)
• Postulado 3: Ley Conmutativa– Para a y b K :
a) a + b = b + a
b) a b = b a
Postulados
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• Postulado 4: Ley Asociativa, – Para a, b y c K :
a) a + ( b+c ) = ( a + b ) + c b) a ( b c ) = ( a b ) c
• Postulado 5: Ley Distributiva– Para a, b y c K :
a) a + ( b c ) = ( a + b) (a + c)b) a ( b + c ) = ( a b ) + ( a c)
• Postulado 6: Ley Distributiva– Para a K :
a) a + a = 1 b) a a = 0
Postulados
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Establece que si una expresión es valida en el álgebra de boole, entonces su expresión dual también lo es.
Determinamos la expresión dual remplazando los operadores + por y viceversa y todos los elemento 0 por 1 y viceversa.
Ejm:
a + ( b c ) = 1, expresión su dual es a ( b + c ) = 0
Principio de Dualidad
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Teoremas Teorema 1: Idenpotencia
Demostración: aaab
aaaa
)
)
aa
aaa
aaaa
aa
aa
0
)()(
1)(
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• Teorema 2: Elemento neutro para + y
• Demostración: 00)
11)
ab
aa
1
1
)1()(
)1(1
1)1(
1
aa
aa
aaa
a
a
a
Teoremas
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Teoremas• Teorema 3: Involución
• Demostración:
aa
aaaa
aaaaaa
aaaaa
a
a
)(
)(
01
1
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Teoremas
• Teorema 4: Absorción
• Demostración: abaab
abaaa
)()
)
aa
ba
baa
baa
1
)1(
1
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Teoremas
• Teorema 5:
• Demostración:
babaab
babaaa
)()
)
baba
ba
baaa
baa
1)(
)(1
)()(
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Teoremas
• Teorema 6:
• Demostración:
ababab
ababaa
)())(
)
aa
bba
baba
1
)(
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Teoremas
• Teorema 7:
• Demostración:
)()()())(
)
cabacbabab
cabacbabaa
cabacba
cbba
cbaba
)(
)(
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Teoremas
• Teorema 8: Teorema de D´Morgan
• En general:
babab
babaa
)
)
zcbazcba
zcbazba
......
......
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Tabla de Verdad Describa una función de conmutación con 3
entradas a,b y c y una salida z, que es verdadera (1) cuando al menos 2 de sus entradas son verdaderas (1).
a b c f
0 0 0 0
0 0 1 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
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Representación de una función de Conmutación
Formas Algebraicas SOP (Suma de Productos): se construye al sumar
(or) términos productos (and). Ejm.:
POS (Producto de Sumas): se construye con el producto (and) de términos suma (or). Ejm.:
dcadbcbadcbaf ),,,(
)()(),,,( dacbadcbaf
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Formas Algebraicas:
bacbacbaf ),,(a b c f
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
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Representación de una función de Conmutación Formas Canónicas:
Son formas SOP y POS con características especiales. Existe una única forma canónica para cada función de conmutación. Mintérmino: es un término producto (and) para una
función de n variables, en donde cada una aparece bien sea complementada o sin complementar. Ejm:
Maxtérmino: es un término suma (or) para una función de n variables, en donde cada una aparece bien sea complementada o sin complementar. Ejm:
),,( cbaf cbacbacbam ,,
),,( cbaf )(),( cbacbaM
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Formas Canónicas SOP
cbacbacbacbaf ),,(
a b c f
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
cba
cba
cba
Relación con la tabla de verdad:
Cada mintérmino esta asociado con la línea de la tabla, tal que:
• Las variables que tienen 1 no están complementadas
• Las variable que tienen 0 aparecen complementadas
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Formas Canónicas POS
)()()(),,( cbacbacbacbaf a b c f
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1
Relación con la tabla de verdad:
Cada maxtérmino esta asociado con la línea de la tabla, tal que:
• Las variables que tienen 0 no están complementadas
• Las variable que tienen 1 aparecen complementadas
cba
cba
cba
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Circuitos de Conmutación
Formados por compuertas, que implementan las operaciones lógicas (and, or y not).
Señales eléctricas y valores lógicos, las tablas definen con: Voltaje Alto (H) Voltaje Bajo (L)
El diseñador decide:Lógica 1 H Lógica 1 LPositiva 0 L Negativa 0 H
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Niveles lógicos de la familia TTL
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Compuertas Básicas:
A B Z A B Z A Z
L L L L L L L H
L H L L H H H L
H L L H L H
H H H H H H
A N D
AB
ZAB
Z A Z
O R N O T
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Ejemplo:
BC
D
A
Z
DCBADCBAZ ),,,(
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Compuertas Adicionales
N A N DAB
ZAB
ZAB
Z
N O R X O R
A B Z A B Z A B Z
L L H L L H L L L
L H H L H L L H H
H L H H L L H L H
H H L H H L H H L
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Ejemplo:
Z
A
BC
D
DCBCBA
DCBCBADCBAZ
)()(
)()(),,,(
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Compuertas Duales
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Ejemplo:
BC
A
Z
CBAlZ
CBACBAhZ
.
.
![Page 34: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/34.jpg)
Generando compuertas básicas con compuertas NAND
A
NO T
A
AAND
A BB
A
O R
A + B
B
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Ejemplo:
Z
AB
CDE
Z
AB
CDE
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Familia TTL
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7400
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7402
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7404
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7410
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7411
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7420
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7421
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7430
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7432
1
2
3
4
5
6
7
14
13
12
11
10
9
8GND
VCC
7408
![Page 37: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/37.jpg)
Minimización por Mapas de Karnaugh
Un mapa de karnaugh es una representación grafica de la tabla de verdad de una función de conmutación.
Para 2 variables:
X Y M inter
0 0 010 1
1 0 231 1
0
1
2
3
0 1
X
Y
0
1
X
Y
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Minimización por Mapas de Karnaugh
Para 3 variables:
X Y Z M inter
0 0 0 010 0 1
0 1 0 20 1 11 0 0 4
51 0 11 1 0 6
71 1 1
0
1
2
3
6
7
4
5
00 01 11 10
X Y
Z
0
1
X
Y
Z
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Minimización por Mapas de Karnaugh Para 4 Variables:
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00
01
11
10
W
X
Z
Y
W X Y Z M inter
0 0 0 0 010 0 0 1
0 0 1 0 20 0 1 10 1 0 0 4
151 1 1 1
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Minimización por Mapas de Karnaugh Coloque 1’s en las celdas correspondientes a los
mintérminos de la función, Agrupe en un elipse lo mas grande posible, en
conjuntos rectangulares de 1’s, # de 1’s en cada conjuntos debe ser potencia de 2, Se permite cursar elipses.
El térmico producto resultante tendrá: Si la variable es 1 => incluya la variable, Si la variable es 0 => incluya la variable complementada, Si la variable es tanto 0 y 1 => no incluya la variable.
Las elipses correspondientes a los términos productos se llaman “implicantes primos”.
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Minimización por Mapas de Karnaugh
Ejemplos:
1
1 1 1
00 01 11 10
X Y
0
X
Y
Z1
Z0
1
2
3
6
7
4
5
00 01 11 10
X Y
0
1
X
Y
Z
0 1 0 0
1 0 1 1
Z
X Y Z F
0 0 0 010 0 1
0 1 0 100 1 1
1 0 0 011 0 1
1 1 0 011 1 1
X Z
Y Z
X Y Z
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Minimización por Mapas de Karnaugh
11
0000 0101 1111 1010X YX Y
ZZ
XX
YY
11 11
111 11
XY
00
11 ZZ
Z X Z·
![Page 43: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/43.jpg)
Minimización por Mapas de Karnaugh
W X0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00 1
1 1
1 1
1
01
11
10
W
X
Y
Z
00 01 11 10
W X
Y Z
00 1
1 1
1 1
1
01
11
10
W
X
Y
Z
F( = (5 ,7,12,13,14,15)mW,X,Y,Z)
X Z
![Page 44: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/44.jpg)
Minimización por Mapas de Karnaugh
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X W X
Y Z Y Z
00
1 1 1
111
1
01
11
10
W W
X X
Y Y
Z Z
00 01 11 10
00
1 1 1
11 1
1
01
10
F(W ,X,Y,Z) = (1,2,3,5,7,11,13)m
11
X . Y . Z
X . Y. Z
W . X . Y
W . Z
![Page 45: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/45.jpg)
Minimización por Mapas de Karnaugh
W X
Y Z
1 1
1
1
1
1 1
1 1
W
X
Y
Z
W X
W Z
X Z
X Y Z
W X
Y Z
1 1
1 1 1
1 1 1
1 1
W
X
Y
Z
W X Z
![Page 46: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/46.jpg)
Minimización por Mapas de Karnaugh
Suma Total: Suma de los implicantes primos
W X
Y Z
1 1
1
1
1
1 1
1 1
W
X
Y
Z
W X
W Z
X Z
X Y Z
W X
Y Z
1 1
1 1 1
1 1 1
1 1
W
X
Y
Z
W X Z
zwxwzxzyxzyxwf ),,,( zxwzyxwf ),,,(
![Page 47: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/47.jpg)
Minimización por Mapas de Karnaugh Celdas 1 distinguidas: celdas 1 que están cubiertas
por un único implicante primo. Implicante primo esencial(IPE): implicante que
contenga al menos una celda 1 distinguida Suma Mínima: Suma de los IPE.
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00
1
1 1
1 1 1
1 1
1
1
01
11
10
W
X
Y
Z
00 01 11 10
W X
Y Z
00 1 1
1 1 1
1
1 11
1
10
W
X
Y
Z
X
01
11
F( )= (1,3 ,4,5 ,9 ,11,12,13,14,15)mW,X,Y,Z F = X Y + X Z + W X
Y Z
X Y
W Z
X Z
W X
![Page 48: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/48.jpg)
Minimización por Mapas de Karnaugh
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00 1
1 1
1
1
1 1
1
1
01
11
10
W
X
Y
Z
00 01 11 10
W X
Y Z
00 1
1 1
1
1
1 1
1
1
01
11
10
W
X
Y
Z
X
F( ) = (2 ,3 ,4,5,6,7,11,13,15)mW,X,Y,Z F = W Y + W X + X Z + Y Z
W X
W Y
X Z
Y Z
![Page 49: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/49.jpg)
Minimización por Mapas de Karnaugh
Implicantes primos esenciales secundarios (IPES),
Suma Mínima = IPE + IPES
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00
1
1
1
1
1
1
01
11
10
W
X
Y
Z
00 01 11 10
W X
Y Z
00
1 1
1
1
1
1
01
11
10
W
X
Y
Z
X X
00 01 11 10
W X
Y Z
00
1 1
01
11
10
W
Y
Z
F = W Y Z + W Y Z + X Y Z F( ) = (2 ,6,7,9 ,13,15)mW,X,Y,Z
W X Z
X Y Z
W X Y
W Y Z
W Y Z
![Page 50: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/50.jpg)
Minimización por Mapas de Karnaugh
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00 1
1 1
1
1
1
1
1
1
01
11
10
W
X
Y
Z
00 01 11 10
W X
Y Z
00 1 1
1 1
1
1
1
1
1
01
11
10
W
X
Y
Z
X
00 01 11 10
W X
Y Z
00
1
01
11
10
W
X
Y
Z
X
W Z
F = W Y + W X + W X Y + W Z F ( ) = (0 ,1 ,2,3 ,4 ,5 ,7,14,15)mW,X,Y,Z
W X Y
X Y Z
W X
W Y
![Page 51: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/51.jpg)
Minimización por Mapas de Karnaugh
Suma Total: Suma de los implicantes primos
W X
Y Z
1 1
1
1
1
1 1
1 1
W
X
Y
Z
W X
W Z
X Z
X Y Z
W X
Y Z
1 1
1 1 1
1 1 1
1 1
W
X
Y
Z
W X Z
zwxwzxzyxzyxwf ),,,( zxwzyxwf ),,,(
![Page 52: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/52.jpg)
Minimización por Mapas de Karnaugh
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00 1
1 1
1
1
1 1
1
1
01
11
10
W
X
Y
Z
00 01 11 10
W X
Y Z
00 1
1 1
1
1
1 1
1
1
01
11
10
W
X
Y
Z
X
F( ) = (2 ,3 ,4,5,6,7,11,13,15)mW,X,Y,Z F = W Y + W X + X Z + Y Z
W X
W Y
X Z
Y Z
![Page 53: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/53.jpg)
Minimización por Mapas de Karnaugh
0
1
3
2
4
5
7
6
12
13
15
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8
9
11
10
00 01 11 10
W X
Y Z
00
1 1
1
1
1 1
01
11
10
W
X
Y
Z
00 01 11 10
W X
Y Z
00
1 1
1
1
1 111
10
W
X
Y
Z01
00 01 11 10
W X
Y Z
00
1 1
1
1
1 111
10
W
X
Y
Z01
00 01 11 10
W X
Y Z
00
1 1
1
1
1 111
10
W
X
Y
Z01
F = W X Z + W Y Z + X Y Z · · · · · · F = X Y Z + W X Z + W Y Z· · · · · ·
W Y Z · ·
W X Z · ·
X Y Z · ·
X Y Z · ·
W Y Z · ·
W X Z · ·
![Page 54: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/54.jpg)
Minimización por Mapas de Karnaugh
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00
1 1 d
d
d
d
d
d
11
1
01
11
10
W
X
Y
Z
W X
Y Z
W
X
Y
Z
00 01 11 10
00
1 1 d
d
d
d
d
d
11
1
01
F = W Z + X Y
11
10
W Z
X Y
X Z
F( ) = (1 ,2,3 ,5 ,7) + d(10,11,12,13,14,15)mW,X,Y,Z
Condiciones No importa ( “-” ó “d” )
![Page 55: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/55.jpg)
Minimización por Mapas de Karnaugh
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00 0 0 0
0
0 0
0d
d
d
d
d01
11
10
W
X
Y
Z
F( )= (4 ,5,13,15) + d(2,3,7,9,14)mW,X,Y,Z
F( )= (0 ,1 ,6,8 ,10,11,12) . d(2,3,7,9 ,14)W,X,Y,Z
00 01 1110
W X
Y Z
00
0
0
d
d
d
d
d
0 0
0
00
01
11
10
W
X
Y
Z
F = X ( ( ó X ( ( W + Z) Y + Z ) · · W + Z) W + Y )
X
W+Z
Y +Z
W+Y
![Page 56: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/56.jpg)
Minimización por Mapas de Karnaugh
Para 5 variables:
16
17
19
18
20
21
23
22
28
29
31
30
24
25
27
26
00 01 11 10
W X
Y Z
00
01
11
10
W
X
Y
Z
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00
01
11
10
W
X
Y
Z
V=0 V=1
![Page 57: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/57.jpg)
Minimización por Mapas de Karnaugh Para 6 variables:
16
17
19
18
20
21
23
22
28
29
31
30
24
25
27
26
00 01 11 10
W X
Y Z
00
01
11
10
W
X
Y
Z
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
00 01 11 10
W X
Y Z
00
01
11
10
W
X
Y
Z
U,V = 0,0 U ,V = 0,1
U ,V = 1,0 U ,V = 1,1
48
49
51
50
52
53
55
54
60
61
63
62
56
57
59
58
00 01 11 10
W X
Y Z
00
01
11
10
W
X
Y
Z
32
33
35
34
36
37
39
38
44
45
47
46
40
41
43
42
00 01 11 10
W X
Y Z
00
01
11
10
W
X
Y
Z
![Page 58: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/58.jpg)
Decodificadores
Nota: “x” condición no importa
I0I1
E N
Y 0Y 1Y 2Y 3
![Page 59: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/59.jpg)
Diagrama Interno
![Page 60: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/60.jpg)
Decodificadores Comerciales
![Page 61: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/61.jpg)
Expansión deDecodificadores
![Page 62: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/62.jpg)
Expansión deDecodificadores
![Page 63: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/63.jpg)
Funciones con Decodificadores
)7,6,5,4,2(),,(
)5,2,0(),,(
mzyxg
mzyxf
74LS 138
G 2A
G 1
+5v
G 2B
Y0 F
X
Y
Z
G
Y1
Y2
Y3
615
14
13
7
4
5
B
A
C
Y4
Y5
Y6
Y7
1
12
11
10
92
3
![Page 64: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/64.jpg)
Decodificador 7 segmentos
Display 7 Segmentos
5
13
12
1
2
3
4
9
9
10
11
6
B I
ABCD
74x49
abcdefg
![Page 65: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/65.jpg)
CodificadoresCodificador de Prioridad
I7
I6
I5
I4
I3
I2
I1
I0
A2
A1
A0
G S
EI
6
7
9
14
EO15
10
11
12
13
1
2
3
4
5
74LS 148/EI
1
0
0
0
0
0
0
0
0
0
X
X
X
X
X
X
X
X
0
X
X
X
X
X
X
X
0
1
X
X
X
X
X
X
0
1
1
1
X
X
X
X
X
0
1
1
1
1
X
X
X
X
0
1
1
1
1
1
X
X
X
0
1
1
1
1
1
1
X
X
0
1
1
1
1
1
1
X
0
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
1
1
0
1
0
1
0
1
0
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
/I0 /I1 /I2 /I3 /I4 /I5 /I6 /I7 /A2 /A1 /A0 /GS /E0
![Page 66: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/66.jpg)
Multiplexores
m ultiplexer
EN
SE Ls
enable
select
D0b
bD1b
D n- 1b
n datasources
dataoutputY
1D0
1D1
1Dn- 1
2D0
2D1
2Dn- 1
bD0
bD1
bDn- 1
1Y
2Y
bY
SE L EN
![Page 67: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/67.jpg)
Estructura InternaA
SE L
B
DATA
0
1
SEL
A
B
DATA
![Page 68: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/68.jpg)
Multiplexores Comerciales
74x151
D0
D1
D2
D3
D4
D5
D6
D7
EN
4
6
5Y
Y3
2
1
15
14
13
12
A
B
C
11
10
9
7
E N _ L C B A Y Y _L
1 x x x 0 1
0 0 0 0 D 0 D 0 0 0 0 1 D 1 D 1 0 0 1 0 D 2 D 2 0 0 11 D 3 D 3 0 1 0 0 D 4 D 4 0 1 0 1 D 5 D 5 0 11 0 D 6 D 6 0 111 D 7 D 7
![Page 69: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/69.jpg)
Expansión de Multiplexores
0123
0123
01
4567
S1 S2S0
0123
![Page 70: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/70.jpg)
Funciones con Multiplexores
X Y Z
0
F
F0
F1
F2
F3
F4
F5
F6
F7
0 0
10 0
1
1
1
1
00
0
1
0
1
0
1
0
1
0
1
0
1
1
1
1
0
1
0
1
0
74x151
D0
D1
D2
D3
D4
D5
D6
D7
EN
4
6
5Y
Y3
2
1
15
14
13
12
A
B
C
11
7
10
9
F
Z
Y
X
F0
F1
F2
F3
F4
F5
F6
F7
74x151
D0
D1
D2
D3
D4
D5
D6
D7
EN
4
6
5Y
Y3
2
1
15
14
13
12
A
B
C
11
7
10
9
F
Z
Y
X
+5V
R
![Page 71: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/71.jpg)
Funciones con Multiplexores
Row X Y Z
0
F
0
1
2
3
4
5
6
7
0 0
10 0
1
1
1
1
00
0
1
0
1
0
1
0
1
0
1
0
1
1
1
1
0
1
0
1
0
Z¢
Z ¢
Z
Z
74x153
1G
1C0
1C1
1C2
1C3
2C0
2C1
2C2
2C3
A
1
7
2
1Y
92Y
61
5
4
3
15
10
11
12
13
B2
14
2G
F
unused
74x04
Y
X
Z
U1
U2
![Page 72: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/72.jpg)
DemultiplexoresSRC A
SRC B
SRC C
SRC Z
SRC A
SRC B
SRC C
SRC Z
BUS
BUS
DSTA
DSTB
DSTC
DSTZ
SRC SEL DSTSE L
m ultiplexer dem ultip lexer
M UX DM UX
DSTA
DSTB
DSTC
DSTZ
SRC SEL DSTSE L
![Page 73: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/73.jpg)
Demultiplexor Comercial
Y 0Y 1Y 2Y 3Y 4Y 6Y 6Y 7
E
A B C
74LS 138
G 2A
G 1
G 2B
Y0
Y1
Y2
Y3
615
14
13
7
4
5
B
A
C
Y4
Y5
Y6
Y7
1
12
11
10
92
3
E+ 5 v
G N D
Y 0Y 1Y 2Y 3Y 4Y 6Y 6Y 7
A B C
![Page 74: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/74.jpg)
Sumador Completo
X
0
0
0
0
0
0
0
0
0
0
0 0 0
0
0
0
0
0
0
0
1 1
1
1
1
1
1
11
1
1
1
1 1
1
1
1 1
1
1
Y C IN S C O U T
CINXCINYYXCOUT
CINYXCINYXCINYXCINYXCOUT
CINYXS
CINYXCINYXCINYXCINYXS
![Page 75: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/75.jpg)
Sumador Completo
X
Y
CIN
S
CO UT
X
Y
CIN
S
CO UT
full adder
CO UT CIN
X
S
Y
![Page 76: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/76.jpg)
Sumador con propagación de acarreo
SSS
CO UT CIN
X
S
Y
CO UT CIN
X Y
CO UT CIN
X Y
CO UT CIN
X Y
x2 y2 x1 y1 x0 y0
c3c4
c2 c1
x3 y3
c0
s2 s1 s0s3
![Page 77: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/77.jpg)
Sumador Comercial74x283
A0
C0
B0
S0
S1
7
4
10
5
6
A1
B1
3
2
A2
B2
14
15
A3
B3
12
11
S2
S3
9C4
1
13
![Page 78: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/78.jpg)
Restador
CO UTCO UT CO UT CO UT CO UTCIN CIN CIN CIN
X X X X
S S S S
1
Y Y Y Y
X3 X 2 X 1 X0 Y3 Y2 Y1 Y 0
R3 R2 R1 R0
![Page 79: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/79.jpg)
Comparadores de Magnitud
74x86
1/4 74x86
A0
B0
74x02
74x02
74x00
A0
B0
A1
B1
A2
B2
A3
B3
DIFF DIFF
1
2
12
1311
9
108
4
56
1
23
3 1
23
2
31
5
64
U1
U1
U1
U1
U1
U2
U3
U2
DIFF0
DIFF1
DIFF2
DIFF3
DF01_L
DF23_L
![Page 80: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/80.jpg)
Comparadores Comerciales74x85
9
5
ALTBO UT
AE Q BO UT
AG TBO UT
12
11
13
14
AE Q BIN
ALTBIN
AG TBIN
A0
B0
A1
B1
A2
B2
A3
B3
3
2
4
10
15
1
6
774x682
P0
19P E Q Q
1P G T Q
Q 0
P1
Q 1
P2
Q 2
P3
Q 3
P4
Q 4
P5
Q 5
P6
Q 6
P7
Q 7
2
3
4
5
6
7
8
9
11
12
13
14
15
16
17
18
AGTBOUT = (A > B) + (A = B) AGTBIN
AEQBOUT = (A = B) AEQBIN
ALTBOUT = (A < B) + (A = B) ALTBIN
![Page 81: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/81.jpg)
Comparador de 12 bits
![Page 82: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/82.jpg)
Comparadores
74x682
74x04
74x04
74x00
74x081
PG TQ
19
2
4
1
3
31
2
31
2
PE Q Q
PNE Q
PE Q Q
PG TQ
PG E Q
PLE Q
PLTQ
U1 U4
U3
U2
U2
![Page 83: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/83.jpg)
Registros de 3 estados
(3)(2)
(1)
(6)(5)
(4)
(11)(12)
(13)
(8)(9)
(10)
(3)(2)
(1)
(6)(5)
(4)
(11)(12)
(13)
(8)(9)
(10)74x12674x125
![Page 84: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/84.jpg)
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Registros de 3 estados comerciales
74x541
G 2
G 1
Y1
Y2
Y3
1
19
15
14
16
17
18
13
A1
A2
A3
A4
A5
A6
A7
A8
Y4
Y5
Y6
Y7
Y8
2
12
11
3
4
5
6
7
8
9
(18)Y1
(1)
(19)
(2)
(17)Y2
(3)
(16)Y3
(4)
(15)Y4
(5)
(14)Y5
(6)
(13)Y6
(7)
(12)Y7
(8)
(11)Y8
G 1_L
G 2_L
A1
A2
A3
A4
A5
A6
A7
A8(9)
![Page 86: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/86.jpg)
Registros de 3 estados comerciales
74x245
D IR
G
B 1
B 2
B 3
(b )
(a )
19
1
15
14
16
17
18
13
A 1
A 2
A 3
A 4
A 5
A 6
A 7
A 8
B 4
B 5
B 6
B 7
B 8
2
12
11
3
4
5
6
7
8
9
(18)B 1
G _L(19)
D IR(1)
A 1(2)
(17)B 2A 2
(3)
(16)B 3A 3
(4)
(15)B 4A 4
(5)
(14)B 5A 5
(6)
(13)B 6A 6
(7)
(12)B 7A 7
(8)
(11)B 8A 8
(9)
![Page 87: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/87.jpg)
Memorias
Reloj
Biestables
Latch Flip Flop
CLK
tLtHtper Frequencia = 1 / t per
Período = tper
Q
Q
![Page 88: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/88.jpg)
Latch SR
R
S
Q0 0
0 1
1 0
1 1
S R
0
0
1
Q
Q *
1
0
0
Q N*
Q N
Q N
S Q
QR
QRSQ *Ecuación Característica:
![Page 89: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/89.jpg)
Latch SR con habilitación
1 1
0 1
1 0
S
1
1
1
CR
0
1
1
Q *
0 0 1 Q
xx 0 Q
1
0
1
Q
S
C
R
Q N*
Q N
Q NQ N
S Q
QR
C
![Page 90: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/90.jpg)
Latch D
Q
D
C0
1
D
1
1
C
0
1
Q *
x0 Q
1
0
Q N
Q N*
Q N
D Q
QCDQ *Ecuación Característica:
![Page 91: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/91.jpg)
Flip Flop D
QD
CLK
CLK
0
1
D
0
1
Q *
0x Q
1
0
1x Q
D Q
C
D Q
QC
Q M
Q N
Q N*
Q N
Q N
D Q
QCLKDQ *Ecuación Característica:
![Page 92: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/92.jpg)
Entradas Asíncronas
DPR
CLR
Q
QCLK
D
PR_L
CLK
CLR_L
Q
Q N
![Page 93: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/93.jpg)
Flip Flop JK
CLK
0
K Q *
Q Q N
Q N*
0
J
x 1 Q Q Nx
x 0 Q Q Nx
1 0 10
0 1 01
1 Q N Q1
Q
Q N
J
CLK
KD Q
QCLK
J Q
QK
CLK
QKQJQ *Ecuación Característica:
![Page 94: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/94.jpg)
Flip Flop T
Q
Q Q N
QT J
K
CLKCLKQ N
QD Q
QCLKCLK
T
Q
Q
T
CLK
T
Q
QTQTQ *Ecuación Característica:
![Page 95: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/95.jpg)
Circuito Contador
![Page 96: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/96.jpg)
Timer 555
![Page 97: Electrónica digital](https://reader035.vdocuments.site/reader035/viewer/2022062405/557bf2c4d8b42aab048b526a/html5/thumbnails/97.jpg)
Monoestable con 555